1.在一个module中除了需要顺序执行的电路外,其余和顺序无关,就像画电路图一样,先画什么后画什么没有区别。
2.reg并不一定代表寄存器,但有寄存器一定用reg。有些reg仅在仿真意义下代表一个存储单元。
3.parameter在一个模块内局部定义,define为全局定义。
1.在一个module中除了需要顺序执行的电路外,其余和顺序无关,就像画电路图一样,先画什么后画什么没有区别。
2.reg并不一定代表寄存器,但有寄存器一定用reg。有些reg仅在仿真意义下代表一个存储单元。
3.parameter在一个模块内局部定义,define为全局定义。