SOC时钟——延迟锁相环DLL(Delay Loop Lock)介绍

1. DLL(Delay Loop Lock)延迟锁相环

主要用在数字电路中，用作相位延迟补偿、时钟调整；
主要结构如下：

主要工作原理：
基于数字抽样，在输入时钟和输出时钟之间插入buffer,通过控制逻辑决定延迟级数，来控制输入时钟和反馈时钟上升沿一致；
时钟分布网络将时钟送到内部寄存器的时钟端口，控制逻辑对输入时钟和反馈时钟进行抽样、比较、调整延迟线的长度

2. DLL的特点：

1）用于相位延迟补偿、时钟输出能够真实、迅速的反映输入时钟、跟踪输入时钟；
2）锁定的时钟频率不能过低，主要由于延迟电路级数有限；
3）对电源噪声不敏感，数字电路方式实现；
4）精度高，skew很小

3.与PLL电路的区别

1）最主要区别是PLL内部使用压控振荡器、DLL内部使用压控延迟线；
2）用途的不同：PLL除了相位延迟、还可以频率综合（freq synthesizer）、产生高质量的时钟源
3）抗噪性能上相对PLL要好，不会累加相位偏移
4）PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。

4.DLL应用

skew可以通过延迟锁相环DLL来消除
1）延迟锁相环可以产生多种相位延迟的时钟，如下图所示；

2）可以产生四个时钟相位的时钟；
3）延迟采用电压控制的延迟线，CKin和CK4之间的相位差很小，使得四级电路将时钟准确的延迟的一个时钟周期；