（笔记）Quartus II 中用在Verilog文件调用VHDL模块传入参数问题

今天在编译一个Verilog文件，其中嵌入了VHDL的模块，其VHDL模块如下：

entity vhdl_module is
    generic (
        PARA1    : boolean := false;    -- boolean型
        PARA2    : boolean := false;    -- integral型
    );
    port (
        PORT_A: out std_logic;
        PORT_B: in std_logic