（笔记）Quartus II 中用在Verilog文件调用VHDL模块传入参数问题

最新推荐文章于 2023-11-16 15:22:52 发布

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原文链接：http://www.cnblogs.com/kuvon/p/3625282.html

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本文记录在使用Quartus II编译Verilog文件时遇到的VHDL模块调用问题，具体表现为报错：VHDL type mismatch错误，原因是Quartus II中boolean类型与Synplify和ISE中表示方式不一致。解决办法是将调用参数转换为Quartus II兼容的格式，即用false和true替换1和0。作者提醒希望未来编译工具能统一参数格式。

摘要由CSDN通过智能技术生成

今天在编译一个Verilog文件，其中嵌入了VHDL的模块，其VHDL模块如下：

entity vhdl_module is
    generic (
        PARA1    : boolean := false;    -- boolean型
        PARA2    : boolean := false;    -- integral型
    );
    port (
        PORT_A: out std_logic;
        PORT_B: in std_logic