Vivado生成edf文件

  https://china.xilinx.com/support/answers/54074.html

    综合完成后会跳出个框框,选择open synthesis

  write_edif module.edf

  write_verilog -mode port module_stub.v(Vivado2015.3)

  write_verilog -mode synth_stub module_stub.v(Vivado2016.3)

  注意需要先将这个模块进行综合后才可使用以上命令。

  

转载于:https://www.cnblogs.com/fpga/p/6109762.html

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