vivado 生成网表

手头的工程需要生成网表，目前找到一篇很好的文章，搬运至此，分享给大家：（侵删）
【划水】Vivado生成网表文件是怎么回事呢？

摘要如下：
1.编译选项设置

2.只编译
3.编译后打开 systensis design
4.tcl 窗口输入命令
//vivado 2017.4及以前
write_verilog -mode port <design_name>.v

//vivado 2018.1及以后
write_verilog -mode synth_stub <design_name>.v

//例如本次，文件名前面不加地址则默认保存在C:/Users//AppData/Roaming/Xilinx/Vivado/下
write_verilog -mode synth_stub D:/fsm_test_top.v

//模块不包含Xilinx的IP
write_edif <design_name>.edf

//模块包含Xilinx的IP
write_edif -security_mode all <design_name>.edf

//本次模块中没有使用Xilinx的IP
write_edif D:/fsm_test_top.edf