fpga map测试_学会这五大基本功，你就可以在FPGA圈混了！

原标题：学会这五大基本功，你就可以在FPGA圈混了！

FPGA设计者的5项基本功

仿真 - 功能和时序仿真，写Testbench。

综合 - 查看占用的资源并进行优化，一般工程师没有这个概念。

时序分析 - 在FPGA最重要的部分，多数问题都发生在时序上。

调试 - 解决问题的能力。

最后是验证。

“

对于FPGA设计者来说,练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下:

● 仿真:Modelsim, Quartus II(Simulator Tool)

● 综合:Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

● 时序:Quartus II (TImeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

● 调试:Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

● 验证:Modelsim, Quartus II(Test Bench Template Writer)

”

掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。

对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。

练好仿真、综合、时序分析这3项基本功,对于学习“HDL语言的可综合子集”有如下帮助：

● 通过仿真，可以观察HDL语言在FPGA中的逻辑行为。

● 通过综合，可以观察HDL语言在FPGA中的物理实现形式。

● 通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。

对于FPGA设计者来说，用好“HDL语言的验证子集”，可以完成FPGA设计另外50%的工作——调试验证。

● 搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。

● 全面的仿真验证可以减少FPGA硬件调试的工作量。

● 把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程,有助于FPGA设计项目的维护。

FPGA 设计者的这5项基本功不是孤立的，必须结合使用才能完成一个完整的FPGA设计流程。

反过来说，通过完成一个完整的设计流程才能最有效地练习这5项基本功。

对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完整的设计流程。如此反复，可以逐步提高设计水平。返回搜狐，查看更多

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