逻辑时钟_Xilinx 7系列SelectIO结构之SelectIO逻辑资源（二）

引言：本文我们介绍SelectIO重要的IDELAY及IDELAYCTRL资源，它们主要用于调整I/O时序延迟，比如调整ADC采集时钟和ADC采集数据I/O之间的时序关系等等。具体内容包括：

• IDELAY资源概述、端口及使用
• IDELAYCTRL资源概述、端口及使用

1.输入延迟资源（IDELAY）

每个I/O模块都包含了一个可编程的延迟原句，称作IDELAYE2。IDELAY可以连接到ILOGICE2/ISERDESE2或者ILOGICE3/ISERDESE2模块。IDELAY2是一个可编程的31阶延迟原句，延迟参数可以参考7系列FPGA对应器件家族的器件手册。它既可以应用于组合逻辑也可以应用于时序逻辑或者同时用于两者。另外，它也可以直接被FPGA逻辑访问。IDELAY允许即将输入的信号在各自的输入管脚上做延迟处理，该延迟由IDELAYCTRL原句控制，延迟参考时钟频率在7系列器件手册有明确定义。

1.1 IDELAYE2原句

IDELAYE2原句如图1所示。

图1、IDELAYE2原句

IDELAYE2端口列表如图表1所示。

表1、IDELAYE2端口列表

1.2 IDELAY端口

1.IDATAIN：来自IOB的数据输入

IDATAIN端口由IOB块进行驱动。IDELAY可以将数据输出至ILOGICE2/ISERDESE2或者I