selectio(serdes)

目录

1.1 clock

1.1.1  byte clock

1.1.2 master device clock

1.1.3 slave device clock

1.2 reset

2. IODELAY

2.1 IODELAY

2.2 IDELAYCTRL

2.3 REFCLK、 TAP

3. Bitslip

4. 相位

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相比于源同步接口，SerDes的主要特点包括：

 

• SerDes在数据线中时钟内嵌，不需要传送时钟信号。
• SerDes通过加重/均衡技术可以实现高速长距离传输，如背板。
• SerDes使用了较少的芯片引脚。

 

1. clock & reset

1.1 clock

1.1.1  byte clock

byte clock * 10  / （DDR or SDR）= bit clock ,(注: 采用8B/10B编码)。

ex. byte clock = 30MHz，10B编码后的Date Rate = 300Mbps，考虑采用DDR，则bit clock = 150MHz.

1.1.2 master device clock

master device, 可采用内部时钟，即采用FPGA PLL输出时钟；

1.1.3 slave device clock

多个slave device，需采用external clock，以保证时钟一致性。

即使用收到的bit_clk，再进入PLL，产生本地的bit_clk和byte_clk. 即保证了使用了同一个外部时钟，也保证了本地的驱动能力。

1.2 reset

对于iserdes reset， 若使用Exte