计算机时钟电路检查,基于片上时钟电路的at speed测试及验证

摘要：

集成电路以前所未有的进步在多方面影响着社会,包括消费类电子,汽车电子,医疗电子甚至是军事方面.在消费类电子和汽车电子方面,如何满足人们对产品便携性,多功能性,高可靠性的要求已经成为目前研究的热门话题.从集成电路设计方面考虑,为了达到这些要求,意味着电路在特征尺寸,复杂度,工作频率等方面要做更多的优化;从芯片测试方面考虑,其所带来的挑战也是不容忽视的,特别是随着工作频率的不断提升,传统的可测性设计方案已经不能满足由此所带来的时序问题.因此,全速测试(at speed)技术应运而生,即芯片在实际工作频率下施加测试向量并观察响应,以此来检测时延故障.围绕Mentor的可测性设计流程,本文的主要工作包括at speed高频时钟的提供,测试向量生成以及测试向量验证三部分.对于全速测试高频时钟的提供,主要是对时钟控制电路进行优化,优化后的电路主要由三部分组成:Switch_Inst,Pulse_Filter,Rigster_Filter这三部分.其中Switch_Inst模块对扫描模式下的高频时钟进行选择,得到第一部分高频时钟;为了节省测试成本和测试时间,Pulse_Filter部分对Switch_Inst得到的全速测试时钟再进行一次选择,得到含有7个时钟周期的全速测试时钟;最终为了增加电路的灵活性,在Register_Filter电路中采用Condition命令对寄存器赋值从而得到期望的高频时钟周期.优化后的时钟控制电路需满足如下要求:模块内每个时钟域(clock domain)可以被单独控制,这样有助于覆盖率的提升和测试向量数目的减少;当电路处于capture模式时,保证电路选择出正确的时钟周期;保证电路在低速时钟(slow clock)和高速时钟(fast clock)之间能够准确切换;多个时钟域共用一个PLL,减少面积开销.在测试向量生成部分,详细介绍了如何产生Stuck at和Transition测试向量,并围绕可测性设计最关心的三个问题:设计规则检查,故障覆盖率以及mismatch仿真分别做了详细介绍,最终在仿真工具VCS上对生成的测试向量进行验证,保证测试向量的有效性.本文的全速测试验证是在一款14nm SOC芯片的音频模块中进行的,包括全速测试电路插入,测试向量生成以及测试向量验证.该模块的最高工作频率为307.3MHz,含有6.8万个寄存器,50多块存储器.实验数据表明在满足测试覆盖率的情况下,使用片上时钟电路进行全速测试大大缩短了测试时间,提高了测试效率.

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