verilog 生成块_Verilog语法之十:过程块(initial和always)

本文详细介绍了Verilog中的initial和always语句,initial块用于仿真开始时的变量初始化和生成测试激励,而always块则用于描述不断重复执行的逻辑,特别是在时序控制下。always语句的四种时序控制形式被阐述,强调了它们在描述时序逻辑和组合逻辑中的应用。此外,还对比了assign赋值语句与always@(*)的区别。
摘要由CSDN通过智能技术生成

本文首发于微信公众号“花蚂蚁”,想要学习FPGA及Verilog的同学可以关注一下。

过程块是行为模型的基础。

过程块有两种:

  • initial块,只能执行一次
  • always块,循环执行

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过程块中有下列部件:

  • 过程赋值语句:在描述过程块中的数据流
  • 高级结构(循环,条件语句):描述块的功能
  • 时序控制:控制块的执行及块中的语句。

initial语句与always语句和begin_endfork_join是一种高频搭配:

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1.initial语句

initial语句的格式如下:

initial
    begi
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