时钟复位约束_时序约束是如何影响Vivado编译时间的

上期内容：一个异或运算引发的设计技巧(2)

本文关注点： 什么样的约束描述方式是最优的 什么样的约束描述顺序是最优的   关于如何缩短Vivado编译时间，可以先看这里“ 如何缩短Vivado运行时间”   常有工程师会抱怨，自己的Vivado工程从综合到生成bit文件太耗时，尤其是在调试阶段，一天跑不出一个版本，压力骤增。抛开FPGA芯片本身容量大、设计复杂等因素，还有一个重要因素不可忽略，那就是时序约束。糟糕的时序约束会严重影响编译时间。这里，我们从如下几个方面优化时序约束，从而从约束角度降低编译时间。   优化约束描述方式 通常情况下，一个设计中的pin的个数明显高于cell的个数(关于cell和pin的概念可以看这里“ 一张图看懂cell, pin, net, port”