模拟版图layout能否转数字IC后端实现？
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模拟版图 OR 数字后端 APR
这两者其实最终成果都是 GDSII，都是将设计的 GDSII release 给 foundary 进行加工流片。它们的差别就在于前者是模拟版图，后者是数字版图。模拟版图是根据设计好的电路进行手工摆放和连线，而数字后端版图是根据 design 的 netlist，指定约束，引导 EDA 工具来完成自动连线。
举个简单的例子，麒麟 980 芯片号称有 56 亿个晶体管，这颗芯片的布线工作如果给模拟版图工程师来手工摆放，手工连线，估计要连一辈子吧。但是如果由 EDA tool 来完成这样规模的布局布线，大概只需要一两周时间。
模拟版图工程师主要以大专生，本科生为主力，小编还见过不少是中专学历的。因此模拟版图工程师的门槛相对低些。
数字 IC 后端工程师主要以硕士为主，大公司校招从来不招本科生。
模拟版图工作技能
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熟悉 Linux/Unix 系统，熟悉 Cadence，Calibre，Synopsys 等主流版图设计工具；
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扎实的集成电路工艺以及版图设计理论基础；
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对寄生参数，噪声，器件匹配等知识有清晰了解熟悉 CMOS 工艺制程，
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熟悉 ESD 保护电路, LATCHUP 的原理和产生机制，以及相应的版图预防对策；
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熟悉模拟 / 数模混合电路的版图设计方法和技巧；
模拟版图前景
模拟版图工程师的天花板大概50-50 万 / 年。一些人会一直做技术，成为一名资深版图工程师，有些人会成为版图经理，做一些管理类的工作。大部分人只要一直做下去都能成为一名资深工程师（manager 级别）或者经理。但只有极少数人能成为技术专家或者总监这个级别。近些年越来越多的模拟版图工程师选择了转行，比如转数字后端 APR。
数字 IC 后端工程师技能
数字 IC 后端工程师主要需要掌握逻辑综合 DC，布局布线 APR，静态时序分析 STA，IR drop 分析，物理验证 PV 等。前三个技能都需要懂时序 timing，并会根据结果来进行 fine tune timing，从而达到一个预期的性能。这部分是模拟 layout 工程师不具备的能力。
更多关于数字 IC 后端工程师工作技能的介绍，可以查阅吾爱 IC 社区之前分享的文章，里面有非常详细的介绍，强烈建议再看一遍。掌握了文中介绍的工作技能后，数字 IC 后端专家称号非你莫属。
数字 IC 后端前景
目前数字 IC 领域各方向薪资的大致情况如下：
数字后端，数字 DFT >> 数字前端，数字验证，Timing Signoff>> 封装设计
从 2020 校招来看，数字 IC 后端岗位的平均薪资整体上与去年持平。大部分薪资落在14k—18k，special offer 大部分都是超 20k，优秀的应届生可以拿到年薪 30 万。目前国家也在不断出台一系列利好政策，扶持半导体行业的发展。加上整个数字 IC 后端人才的缺口，未来十年内薪资待遇仍然会有小幅的提升。
目前已经有一部分资深工程师拿到年薪百万的了，大部分都可以拿到年薪65 万左右。所以小编今年定了一个目标，那就是实现知识星球全员年薪百万的宏伟目标。不知道你是否会是其中一员呢？让我们拭目以待吧。
当然，有一小部分数字 IC 后端工程师也会考虑转前端，这部分人还是比较有追求的（主要不是考虑金钱）。一方面他们想吃透整个数字 IC 设计实现全过程，希望自己慢慢往设计前端靠，了解更多 design，了解更多关于架构等方面的知识。另外一方面也是觉得数字后端全过程都已经掌握地非常好了，成长空间有限。
模拟转数字后端机会与挑战
小编写公众号一年多以来，不止有 20 位版图工程师来咨询转数字后端相关事宜（至少有 6 个是从事模拟版图超过十年的）。一方面是他们看到数字后端工程师的薪资待遇，这个待遇是远远高于他们的，不是一个 level 的。另外一方面是以他们的版图经验，觉得他们具备转数字后端的可能性。
小编一向是喜欢帮助人，愿意将自己的经验分享给需要的朋友。因为我认为人生不能仅仅是为了赚钱，完全可以有自己的信仰和追求。钱真的是赚不完的，而且赚钱这件事不能太刻意，而应该是顺其自然的。这些是小编这些年的真实感悟。
所以当他们有疑问，我就会毫无保留给他们解答，并提出一些可行性的建议。模拟版图工程师的确具备转数字后端的有利条件。Why?
有利条件
- Custom layout 的能力
比如设计中需要定制一套标准单元库，需要基于 foundary 提供的 library 进行修改，这时候他们就可以完成这部分的 custom layout 工作。
- PV 的能力
画过 layout 的人，其 DRC，ERC，LVS，ESD 和 Latch 等分析的能力还是比较强的。因此，他们能干些什么活呢？
负责芯片 TOP 的 PV
预防分析芯片的 ESD 和 Latch 问题
挑战
大部分版图工程师是完全没有 timing 概念的，对数字 IC 后端的 Flow 其实也是都不懂的。
- Timing 概念
比如 cell delay 的计算方法，timing report 的结构，clock data 的区分，launch path 和 capture path 等
- Clock Tree Synthesis
时钟树综合可以说是数字后端中最难的一项工作。公众号上关于这部分内容至少有五六篇，小编知识星球上也有一些案例分享。
想成为数字 IC 时钟树综合（clock tree synthesis）专家，建议好好看看这个！
时钟树综合 (Clock Tree Synthesis) 之前应该做好哪些工作？
- PR Flow
Flow 其实是不难的，做过一两个项目后就都熟悉了。可以随便选一个主流的 PR 工具即可，比如 ICC/ICC2 或 Innovus。不论用哪个工具，它们的原理是一样的。PR flow 的学习，大家可以前往小编知识星球下载 ICC/ICC2 或者 Innovus 的培训教材, lab guide 和 lab data。
- Timing ECO
这步主要是指 design 绕线后需要在 timing signoff 工具中进行 timing eco，主要包括 setup，hold，recovery，removal，max transition，max capacitiance 等修复的方法。
综上，模拟版图工程师想转到数字后端，最好先转到 PR 团队中去做偏 PV 方向的活。如果本单位有这样的机会，那就太合适不过了。如果本单位没有这样的机会，可以先自学点数字 IC 后端相关知识，然后去应聘数字后端岗位。
据小编了解，现在很多数字后端团队也比较喜欢招模拟想转后端的朋友。一方面是因为随着工艺节点越来越先进，physical 的东西越来越复杂，需要有一个对 PV 比较懂的工程师来协助完成芯片实现。另外一方面是资深 PV 工程师很难招（因为工作琐事太多，专门做 PV 的人少），而且要价太高。
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在这里，目前已经规划并正着手做的事情：
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ICC/ICC2 lab 的编写
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基于 ARM CPU 的后端实现流程
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利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现
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基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程
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时钟树结构分析
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低功耗设计实现
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定期将项目中碰到的问题以案例的形式做技术分享
吾爱 IC 社区知识星球星主为公众号” 吾爱 IC 社区” 号主，从事数字 ic 后端设计实现工作近八年，拥有55nm,40nm,28nm,22nm,14nm等先进工艺节点成功流片经验，成功tapeout 过三十多颗芯片。
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