数字后端面试问题No.7-9(每日三问)
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今天继续分享三道面试题，其中第一道题可以作为巩固 timing borrowing 知识点，起到帮助各位复习的功效（中午没能加上鸡腿，没力气了，呵呵）。第二三道题是 CTS 相关。另外，想进吾爱 IC 社区技术交流群的，可以先加小编微信，然后邀请各位入群。
1.Please explain details of the timing borrowing based on the following latch based design?And what is the advantage compared to FF(Flip Flop) design?
这道题其实跟吾爱 IC 社区昨天推送的分享是同一个 topic。大家可以练练手，答案都在波形图中了（大家自己画画）。
听说 Latch 可以高效修 hold 违例（Timing borrowing 及其应用）
Base FF 的设计，需要 4*8=32ns 时间来完全电路所要求的功能。而基于 Latch 的设计只需要 20ns 即可。
2.Please write a sdc for the following circuit, and explain how ICC to handle cascaded generated clocks when the generated clock in two overlapped clocks
create_clock -name clk1 [get_ports clk1]
create_clock -name clk1 [get_ports clk2]
create_generated_clock -name genclk2 -source [get_ports clk2] -divide_by 2 [get_pins FF1/Q]
set_case_analysis 1 [get_pins mux/S]
set_clock_group -logically_exclusive -group clk1 -group clk2 (logically_exclusive 和 physically_exclusive 的区别，面试经常问到哦)
CTS will synthesis genclk2 when doing clock tree synthesis on clk2.
3.Why we use inverters not buffers when building clock tree?
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Less insertion delay(latency)
-
Less switching power than buffers for an equivalent number of stages,and also less leakage power
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no duty cycle distortion and inverters can self-correct(the distortion of inverter can be automatically corrected by next stage because of symetric)
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