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ZYNQ
文章平均质量分 51
Bronceyang131
这个作者很懒,什么都没留下…
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AXI_lite 总线学习
参考资料:米联客资料,https://www.uisrc.com一种总线协议。ZYNQ的神奇架构就是拥有 ARM+FPGA 两个部分,之间通过AXI4总线进行通信。几个概念:总线、接口、协议。总线:总线是一组传输通道,是各种逻辑器件构成的传输数据的通道,一般由数据线、地址线、控制线等构成。接口:一种连接标准,又被称为物理接口。协议:就是传输数据的规则。三种总线:...原创 2020-03-28 20:38:05 · 992 阅读 · 0 评论 -
ZYNQ学习笔记——AXI_GPIO
AXI GPIO 触发中断,控制PS 端的LED亮灭/* * main.c * * Created on: 2020年3月12日 * Author: */#include "xparameters.h"#include "xgpiops.h"#include "xgpio.h"#include "xil_exception.h" #inc...原创 2020-03-23 10:36:41 · 1182 阅读 · 2 评论 -
ZYNQ学习笔记
gpio——mio学习DATA_RO: 数据只读寄存器,通过该寄存器能够观察器件引脚上的值。DATA:数据寄存器,该寄存器控制 GPIO信号配置为输出时要输出的值。该寄存器的所有 32位都是一次写入的。读取该寄存器返回写入 DATA或 MASK_DATA_ {LSW MSW}的先前值,它不会返回器件引脚的当前值。...原创 2020-03-23 10:35:51 · 1668 阅读 · 0 评论 -
MIO中断分析
GPIO 中断程序处理过程;1.查找ID,初始化gpio,设置gpio为输入;2.查找中断设备SCU GIC的ID,初始化中断;3.初始化ARM处理器中断句柄,注册中断函数,使能处理器中断,涉及的三个函数,主要中断都要使用;4.关联中断处理函数,中断发生时,具体要处理的函数,由用户自己写;根据中断号使能中断,GPIO公用52号中断;5.设置中断触发方式,使能引...原创 2020-03-23 10:34:18 · 549 阅读 · 0 评论 -
vivado 2017.1 安装出现 error when launching c:\xilinx\vivado\2017.1\bin\vlm.bat launcher time out 解决
在安装进度条第一个(拷贝文件)完成之后,第二个进度条未结束之前(跳出其他对话框安装驱动的时候先不要next),在以下路径下的xvcredist.exe改为xvcredist.old,然后继续安装就ok了,虽然会报警告,还是可以正常使用的。C:\Xilinx\Vivado_HLS\2017.1\tps\win64C:\Xilinx\Vivado\2017.1\tps\win64C:\Xi...原创 2020-03-22 15:34:01 · 1145 阅读 · 2 评论 -
FPGA 学习笔记——原语 BUFIO BUFIO
参考博客:https://blog.csdn.net/lg2lh/article/details/45375317https://blog.csdn.net/lg2lh/article/details/45220283BUFR是区域时钟缓冲器,要进入区域时钟网络,必须例化BUFR。 BUFR #( .BUFR_DIVIDE("BYPASS"), // Values...原创 2020-03-21 22:53:53 · 4448 阅读 · 1 评论 -
xilinx ODDR IDDR IDELAYE ODELAYE IBUFDS、IBUFGDS和OBUFDS
参考博客:https://blog.csdn.net/q774318039a/article/details/88910399https://blog.csdn.net/XiaoQingCaiGeGe/article/details/85255337?depth_1-https://blog.csdn.net/XiaoQingCaiGeGe/article/details/852553...原创 2020-03-21 21:46:39 · 1643 阅读 · 0 评论 -
ZYNQ学习笔记之AXI—lite分析
`timescale 1 ns / 1 ps module myip_v1_1_S00_AXI # ( // Users to add parameters here // User parameters ends // Do not modify the parameters beyond this line // Width of S_AXI data bus ...原创 2020-03-18 21:13:44 · 435 阅读 · 2 评论 -
ZYNQ SDK库函数学习之i2c
poll模式:主要函数分析1.惯例的初始化函数XIicPs_LookupConfig(DeviceId); //ID ,基地址,时钟XIicPs_CfgInitialize(I2C_Ptr, Config, Config->BaseAddress);2.自检函数,直接使用/* * Perform a self-test to ensure that the...原创 2020-03-18 20:14:06 · 2455 阅读 · 0 评论 -
ZYNQ 库函数学习之SPI
SPI是串行外设接口(Serial Peripheral Interface)的缩写,是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间,提供方便,正是出于这种简单易用的特性,越来越多的芯片集成了这种通信协议。sck:时钟线MOSI:数据输出线MISO:数据输入线ss:片选线;特点:全双工,传输速率几Mbps...原创 2020-03-18 16:59:54 · 7557 阅读 · 3 评论 -
ZYNQ 学习之UART中断库函数解读
1.初始化函数:XUartPs_CfgInitialize(UartInstPtr, Config, Config->BaseAddress);首先是对结构变量的初始化,基地址,ID ,频率,波特率的设置XUartPs_SetBaudRate(InstancePtr, BaudRate); //欧特吕设置函数接下来设置数据模式寄存器来设置工作模式:数据位数、有无停止位,有无奇...原创 2020-03-18 15:18:28 · 4802 阅读 · 3 评论 -
PL中断——点亮和熄灭LED灯程序
参考米联客资料改写的程序:#include <stdio.h>#include "xscugic.h"#include "xil_exception.h"#include "xparameters.h"#include "xgpiops.h"#define INT_CFG0_OFFSET 0x00000C00#define emio_device_id XPA...原创 2020-03-18 09:57:10 · 570 阅读 · 0 评论 -
ZYNQ 最小系统搭建并测试
zynq最小系统包括DDR3,ARM ,UART,主要是PS部分主要步骤:第一步:选芯片类型第二步:添加ZYNQ ip核,进行必要的的配置1.时钟频率:PS频率为33.333MHz,PL一般配置为100MHz,PS为666.66666MHZ,DDR频率为533.333MHZ;2.DDR内存型号,必须配置正确,否则SDK运行可能会崩溃;3.bank1 电压为1.8V,...原创 2020-03-18 10:07:21 · 1484 阅读 · 0 评论 -
vivado 产生sin信号
1.利用matlib产生.coe文件,clear ;close all;width=12; %宽度depth=4096; %深度是1024n=0:depth-1;yn=sin(2*pi/4096*n);yn=round((yn+1)*2047);plot(n,yn);%===============================开始写coe文件===========...原创 2020-03-20 10:25:08 · 2369 阅读 · 1 评论 -
ZYNQ学习之按键消抖
参考链接:米联客教程:https://blog.csdn.net/jinry001/article/details/9969498按键消抖子程序:module key #( parameter CLK_FREQ = 100000000)(input clk_i,input key_i,output key_cap);//10ms,100MHz时钟对应计数值,...原创 2019-12-16 21:38:26 · 483 阅读 · 0 评论 -
ZYNQ 学习之PLL产生时钟点亮LED
module pll_led( input clk_sys, input rst_n, output reg [7:0] led ); wire clk_50M; wire locked; reg [31:0] timer_cnt; //产生50MHz时钟给led工作使用 cl...原创 2019-12-16 20:20:03 · 717 阅读 · 0 评论 -
ZYNQ学习之FIFO使用
1.FIFO原理介绍2.FIFO IP 在vivado中使用。3.建立顶层文件module fifo_test( input clk_sys, input rst_n );reg [15:0] w_data;wire wr_en;wire rd_en;wire [15:0]...原创 2019-12-16 14:41:36 · 3188 阅读 · 1 评论 -
ZYNQ学习之ROM使用
1.建立.coe数据文件,设置进制和数据大小,也可以用matlab产生。2.rom IP核使用3.代码例化使用,编写顶层调用文件module rom_test( input clk_sys, input rst_n ); reg [4:0] rom_addr; //rom地址,32个数据 wire [7:0] rom_d...原创 2019-12-15 22:49:48 · 892 阅读 · 0 评论 -
ZYQN学习之RAM使用
module ram_test#(parameter addr_legth=9,parameter data_legth=16 )( input clk_sys, input rst_n ); reg [addr_legth-1:0] w_addr; reg [data_legth-1:0] w_data; ...原创 2019-12-15 22:00:38 · 467 阅读 · 0 评论 -
Debian系统与开发板之间互ping,以及ssh指令的使用
1. 连接网线,网络适配器设置为桥接模式。编辑虚拟机,选择桥接模式2. vi /etc/network/interfaces ,添加ens33的配置信息。或者使用ifconfig命令修改IP3. 然后执行重启网卡命令 /etc/init.d/networking restart在root用户模式下,配置zynq开发板和Debian系统的IP地址为同一网段,就...原创 2019-08-22 16:22:00 · 754 阅读 · 0 评论 -
米联客ZYNQ——Linux系统移植教程之脚本文件解读
最近学习了米联客zynq-Linux系统移植教程,做下学习记录。米联客学习论坛:https://www.osrc.cn1.setting.sh文件功能描述:配置开发所需要的环境变量主要包括:1.创建文件夹路径(osrc下的文件目录);2.创建项目里面的目录设置,MZ7X目录下系统的选择,以及系统里面的文件创建; 3.硬件工程的目录配置,MZ7X/debian/f...原创 2019-08-22 16:19:15 · 1323 阅读 · 0 评论 -
ZYNQ 中断详解
转自:https://blog.csdn.net/sheng__jun/article/details/78213115概述:1. Zynq的中断类型有:软件中断(Software Generated Interrupt, SGI,中断号0-15)(16–26 reserved)私有外设中断(Private Peripheral Interrupt, ...转载 2019-07-07 09:57:27 · 2035 阅读 · 0 评论 -
ZYNQ_QSPI_FLASH烧写教程
注意:烧写之前先保证程序在JTAG方式在线仿真没有问题。1. 在BLOCK上的ZYNQ system的MIO Configure添加Quad SPI Flash部分,注意一定要勾选Feedback clk; 2. Clock configure 中的设置QSPI时钟,就把它设...原创 2018-06-17 08:49:35 · 20716 阅读 · 2 评论