1、define指令
(1)用来定义参数,功能和parameter类似
`define WIDTH 8
reg [`WIDTH-1 : 0] data;
(2)定义一个名为name的变量,编译的时候将statements的内容包含进来,与条件生成语句类似
`define AND
`ifdef AND
assign c = a & b;
`elseif OR
assign c = a | b;
`else
assign c = a;
`endif
若使用“或门”,则
`define OR
`ifdef AND
assign c = a & b;
`elseif OR
assign c = a | b;
`else
assign c = a;
`endif
2、timescale指令
时标指令是用来定义时间单位和时间精度的,一般用于仿真和时序分析中。
`timescale 10ns/1ns //verilog只能是1、10、100
3、include指令
与C语言类似,被include的文件以“*.vh’'命名:verilog header
`include "para.vh"
`include "../data/para.vh"
`include "C:/data/para.vh"