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MCDF实验1：

系统框图

要求 1.1：
在修改为 tb1.sv 之后，同学们可以按照之前的步骤，编译仿真，查看仿真行为是否同 tb1.v 的仿真行为一致?这说明了什么呢?
要求 1.2 ：
同学们可以将 tb1.sv 中的信号变量类型由 reg 或者 wire 修改为 logic 类型，再编译仿真，查看行为是否同修改之前的一致呢?这是为什么?
要求 1.3 ：
在步骤 2 的基础上，如果同学们将 rstn 的类型由 logic 修改为 bit 类型，再编译仿真，行为是否同步骤 2 的一致呢?这是为什么?

要求 2.1 ：
不做修改的情况下，对 tb2.sv 进行编译仿真，时钟信号和复位信号还正常吗?为什么?
要求 2.2 ：
同学们在标记的两个 initial 块中分别调用产生时钟和复位的 task，再编译仿真查看时钟信号和复位信号，是否恢复正常呢?
要求 2.3 ：
为什么要将两个 task 在两个 initial 块中调用?这是为什么呢?是否可以在一个 initial 块中调用呢?如果可以，调用它们的顺序是什么?
要求 2.4 ：
同学们是否可以读出日前时钟的周期和频率呢?该如何测量呢?如果我们想进化 clk_ gen()方法，使其变为可以设置时钟周期的任务 ckgen(intperoid)，那么该怎么修改目前的任务 clk_gen()呢?修改成功后，请在 initial 块中调用任务 cdk_ gen(20)，看看波形中的时钟周期是否变为 20ns 呢?
要求 2.5 ：
如果将 timescale 1ns/1ps 修改为 timescale 1ps/1ps，那么仿真中的时钟周期是否发生变化?这是为什么呢?

要求 3：
为每个slave首先生成100个数，然后赋值，并分别发送给三个 channel。

要求 4.1：
chnl_idle() 要实现的一-个时钟周期的空闲，在该周期中，ch. valid 应为低，ch. data 应为 0。
要求 4.2 ：
Chnl_ write()要实现一次有效的写数据，并随后调用 chnl_idle( )，实现一个空闲周期，在实现有效写数据时，请同学们考虑如何使用 ch_ ready 信号，结合功能描述的 channel_slave 接口时序来看，只有当 valid 为高且 ready 为高时，数据写入才算成功，如果此时 ready 为低，那么则应该保持数据和 valid 信号，直到 ready 拉高时，数据写入才算成功。
要求 4.3 ：
set_name( )即设置实例的名称，在 initial 过程块“data_test"中，在发送各个 channel 数据前，请设置各个 channel_initiator 的实例名称，这样方便在仿真时各个实例的打印信总可以显示它们各自的名称、数据发送时间和数据内容，便于阅读和调试。
要求 4.4：
你的二个 channel. slave 各自的 chX_ ready 信号可以拉低呢?如果拉低了，这代表着什么?那么谓你试试看，考虑如何发送史多史快的数据，让 MCDT 的三个 chx_ready 信号可以拉低

代码：

1.1：没有变化，Questasim对于SV和Verilog的语法完全兼容
1.2：没有变化，SV里面，logic类型等价于reg和 wire类型
1.3：logic为四值逻辑，默认为X。bit为二值逻辑，默认为0，

在这里插入图片描述

2.1：不正常
2.2：恢复正常。把task放到initial里面起到调用的作用。
2.3：不可以放在一个initial里面，多个initial是并行的，但是内部却是顺序执行的。执行clk_gen的时候会一直执行，因为forever导致的，从而rstn_gen无法执行，没有机会。
2.4： forever begin #5 clk<= !clk; end 每五秒变换，周期为10ns，f=1/T,f=1/T，单位是s，单位是HZ，所以频率为100MHZ，当#period clk=~clk时，period为20，周期为40
2.5 timescale 1ns/1ps 改为timescale 1ps/1ps，时间单位变了精度没变，周期从40ns变成了40ps
3:

在这里插入图片描述