DDR分享之LPDDR5X:4初始化和训练-4.1上电、初始化和下电流程-2

#! https://zhuanlan.zhihu.com/p/675753802
本系列是lpddr5x spec的分享。

spec版本：JESD209-5B。

4 LPDDR5X:初始化和训练-4.1.2~4.1.5 双VDD2轨设置（MR13 OP[7]）及其改变

4 LPDDR5X:初始化和训练

4.1 上电、初始化和下电流程

4.1.1节内容见本账号其他文章。

4.1.2 双VDD2轨设置（MR13 OP[7]）及其改变

MR13 OP [7]寄存器(配置双VDD2)的默认设置是0:双VDD2轨（1.05v和0.9v）。

对于单VDD2轨系统（VDD2H和VDD2L都是1.05v），建议在CBT之前，且任意MRW/MRR之后将MR13 OP[7]寄存器设置成1来选择VDD2模式。MR13 OP[7]应在CBT前正确设置。

在正常操作下不允许改变MR13 OP[7]和VDD2L电压电平。上电和初始化序列完成后，如果想改变MR13 OP[7]和VDD2L电压电平，必须进行RESET。

4.1.3 电源稳定后的复位初始化

在没有电源中断初始化时，RESET需要执行下列序列。

1）当需要复位时，随时断言RESET_n是否低于0.2倍的VDD2H电压值。RESET_n需要保持最小tPW_RESET时间。在解置位RESET_n之前必须将CS拉低（<=VILPD）至少10us。

2）重复4.1.1章节的4到9步骤。

4.1.4 下电流程

给SDRAM下电需要执行下列步骤。断电之后，CS必须保持低电平（<=VILPD），且其他所有输入的电平保持在VILmin和VIHmax之间。SDRAM的输出保持高阻状态，CS保持低电平状态。DQ、DMI、WCK_t和WCK_c、RDQS_t、CK_t、CK_c和CA电压电平必须在VSS和VDDQ之间，防止在电压爬坡器件产生锁存。在电压爬坡器件，RESET_n输入电平必须在VSS和VDD2H之间以避免锁存。

Tx是任何电源供电下降到指定的最小值的时间点。

Tz是所有电源供电低于300mV的时间点。在Tz之后，SDRAM下电。

4.1.5 不可控的下电流程

当发生不可控的下电时，下列条件必须满足：

在Tx时刻，当电源低于规定的最小值时，必须关闭所有电源，除了系统中剩余的静电荷外，所有的电源电流必须为0。

在Tz时刻（所有电源首先达到300mV以下），SDRAM必须断电。在Tx和Tz时刻之间，电源供电之间的相对电压是不可控的，且该区间内VDD1、VDD2H和VDD2L必须以低于0.5V/us的斜率下降。

在SDRAM的生命周期内，最多可以发生400次不可控的下电序列。

至此，4.1章节已完成分享。
点个关注，笔者会坚持每周往下更新。