【vivado使用】第4篇：BD文件validata design时候报错：Bus Interface property FREQ_HZ does not match

最新推荐文章于 2024-08-31 23:20:03 发布
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在Vivado中验证BD设计时遇到错误：Bus Interface的FREQ_HZ属性不匹配。问题源于/DMA_AXIS_MM2S接口频率为100MHz，而/axi_dma_0/M_AXIS_MM2S接口频率为200MHz。解决方法是右键点击扩展接口，修改外部接口属性CONFIG中的FREQ_HZ为200MHz，使其与PS端FCLK_CLK0的200MHz时钟同步。
摘要由CSDN通过智能技术生成

进行BD文件validata design时候，报错：
[BD 41-237] Bus Interface property FREQ_HZ does not match between /DMA_AXIS_MM2S(100000000) and /axi_dma_0/M_AXIS_MM2S(200000000)

如图所示，自己定义了一个扩展接口DMA_AXIS_MM2S，该扩展接口默认的频率是100M，但是从PS端的FCLK_CLK0出来的时钟是200M的，所以两个频率不匹配导致的。
在这里插入图片描述
解决：
右键扩展接口，选择“external interface pproperties”，在“CONFIG”中将FREQ_HZ改为200M即可。
在这里插入图片描述

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【vivado使用】第3篇：BD文件（ip integrator）使用技巧
黑猫奥利奥的博客
07-11 7433
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[BD 41-237] Bus Interface property ID_WIDTH does not match between /axi_crossbar_4/S00_AXI(1) and /a
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将AXI CONNECT 的特性 修改为下图特性。
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01-01 6449
解决自己写的核IP默认频率为100Mhz问题的方法。[BD 41-237] Bus Interface property FREQ_HZ does not match between /axis_fifo_mux_0/s00_axi_stream(100000000) and /axis_data_fifo_0/M_AXIS(200000000)
【FPGA】 [BD 41-237] Bus Interface property FREQ_HZ does not match between xxxx and xxxx
壁立千仞，无欲则刚
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（2）在properties下找到FREQ_HZ属性。（3）修改为一致的频点。
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《UG902 - Vivado Design Suite 用户指南：高层次综合（中文版）(v2019.2).zip》这个压缩包包含了Xilinx公司的Vivado Design Suite的高层次综合(High-Level Synthesis, HLS)的用户指南中文版，特别针对版本2019.2。...
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1 概述 本文用于记录vivado 使用BD时编译出现ERROR: [BD 41-237]的情况与解决方法。 BD 是Block Design的简称。 2 出现的问题 当使用vivado 进行BD编译时出现 [BD 41-237] Bus Interface property FREQ_HZ does not match between /M_AXIS_0(100000000) and /axis_dwidth_converter_0/M_AXIS(166666667) 如下图所示： 3 问题出现的原
含BD的vivado版本的升级和降级的tcl方法以及若干掉进去的坑
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