verilog时钟翻转怎么写_verilog语言实现时钟功能

module shizhong(clk1,clk_scan,reset,dig,seg);

input clk1,clk_scan;

input reset;

output[7:0] dig,seg;

reg[7:0] seg_r;

//

定义数码管输出寄存器

reg[7:0] dig_r;

reg[3:0]count;

reg[3:0] msl,sl,ml;

reg[2:0] msh,sh,mh;

reg enmin,enhour;

reg[3:0] disp_dat;

assign dig = dig_r;

//

输出数码管选择

assign seg = seg_r;

//

输出数码管译码结果

always@(posedge clk1 or negedge reset)

begin

if(!reset)

begin

{msh,msl}<=0; enmin<=0;end

else

begin if(msl==9) begin msl<=0;

if(msh==5)

begin

msh<=0; enmin<=1; end

else msh<=msh+1'b1 ; end

else begin msl<=msl+1'b1;

enmin<=0;

end

end

end

always@