dc综合与pt静态时序分析(中文)_DC综合报告中时序违例该怎么处理呢？或许你可以试试下面的方法...

前面我们文章中，我们聊了Verilog编码风格、module的划分以及其他一些方面，对Design Compiler综合电路的影响。当我们严格按照这些规则去编码之后，往往还是会在DC综合报告中看到有时序违反的情况出现，那我们这时候该怎么办呢？今天我们来探讨一下。

常用的DC命令

在DC脚本中，我们一般会使用默认编译条件，可以很快的得到一个相对准确的编译结果。之后再使用DC中的一些分析时序的命令，得到一些时序分析结果。比较常用命令有一下几个：

• report_constraint

这条命令能够报告出电路中的所有约束条件，一般含有Design Rule(设计规则)、Setup Time(建立时间)、Hold Time(保持时间)等。通过这条命令，可以一览全局。

• report_timing –delay max

这条命令能够报出建立时间的检查路径(Critical Path)。在预综合阶段，Setup Time的路径，我们需要重点关注，并且必须把时序违例的路径修好。

• report_timing –delay min

这条命令能够报出保持时间的检查路径(Critical Path)。在预综合阶段，Hold Time的路径，我们可以不关注&#x