verilog将100mhz分频为1hz_verilog怎么实现分频？

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52kzw

2018.01.31

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直接给代码给你吧！只需要把F_DIV倍修改下就行！

加分哦！呵呵

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// 任意整数分频模块 //

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//功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。

//其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH)

//若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。

//若分频系数为偶数，则输出时钟占空比为50%；

//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分

//频系数(当输入为50%时，输出也是50%)。

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//奇数倍分频:三倍分频的时序图如下所示。

// 1 2 3 4 5 6

//clock |--|__|--|__|--|__|--|__|--|__|--|__|

//clk_p_r |_____|-----------|_____|