verilog将100mhz分频为1hz_使用verilog语言实现分频器 将50MHZ分为1hz和5hz

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文章标签： verilog将100mhz分频为1hz
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你好，使用以下程序即可，使用时只需改变N值，N的取值大小请看注释，此程序适合对任意时钟的整数分频(包括奇偶)，此程序已通过验证。根据你的情况，想得到1HZ，N取50000000即可；想得到5HZ，N取10000000即可。

/******************************************************************************************

Author:Bob Liu

E-mail：[email protected]

Device:EP2C8Q208C8

Tool:Quartus 8.1

Function: 实现时钟的任意整数分频

Version:2012-1-9 v1.0

********************************************************************************************/

modulediv_N(

inputCLK,// 基准时钟

outputCLK_div_N// N分频后得到的时钟

);

wire[31:0]N=20;// N为分频系数,N≥2即可,N的值为CLK除以CLK_div_N后取整(四舍五入)

/******************** 产生备用时钟1 ***************/

reg[31:0]cnt1;

regCLK_div_N_1;

always @ (posedge CLK)

begin

if(N%2==0)// 如果N为偶数

begin

if(N

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weixin_39662432
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