iserdese2接口详解_VCS独立仿真Vivado IP核的一些方法总结

最近，需要使用VCS仿真一个高速并串转换的Demo，其中需要用到Vivado的SelectIO IP核以及IDELAYCTRL，IDELAY2原语。而此前我只使用VCS仿真过Quartus的IP核。

而我的VCS装在Ubuntu，Vivado装在Win10，尝试了export仿真库等方法，奈何通通失败了，如果实在折腾不好，恐怕只能在Ubuntu下再装一个Vivado for Linux版了。

经过一系列艰难的搜索资料之后(主要是网上的VCS资料太少)，我找到了Vivado的IP核仿真库文件夹。

我使用的是Verilog，所以我需要的库在$XILINX/Vivado/2016.1/data/verilog/src ($XILINX是Vivado的安装路径)，把里面的unifast, unimacro, unisims, unisims_dr, xeclib文件夹和glbl.v复制到自己的仿真文件夹，并在makefile里的vcs命令下加入相关库，如下图：

正当我以为已经将需要的库加载完成，在命令行输入make comp的时候，命令行却无情的报错，报错信息如下：

真是令人头秃，但是没办法，谁叫我这么闲呢，于是我又开始在网上搜索这个错误信息，知道找到了xilinx的一篇Answer(Answer链接在文章最底部)：

这篇Answer，很粗略的回答了错误是因为IP核调用了Xilinx SecureIP包中的一部分库，而这个库是加密的，后面推荐的方法看的是云里