bufg和bufgp_vivado中BUFG和BUFGCE使用

1.BUFG,IBUFG的说明

`大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求.

为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟.

FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、

I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小.

为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加， 与全局时钟资源相关的原语常用的包括：

IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等;`

1. IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUF单元，否则在布局布线时会报错。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多种格式的IO标准。

(理解：从板子上给的输入时钟，必须分配在全局时钟输入管脚上，而且要经过IBUFG单元进行缓冲，IBUFG与IBUF区别：IBUFG可以认为是IBUF后接了一个BUFG)；

常见的使用方法：IBUFDS差分转单端后进BUFG，再进PLL/DCM；

全局时钟资源必须满足的重要原则是：当某个信号从全局时钟管脚输入，不论它是否为时钟信号，都必须使用IBUF