两位十进制递增/递减计数器的Verilog代码

已于 2023-12-12 23:41:20 修改
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分类专栏： Verilog 文章标签： fpga开发
于 2022-12-17 18:24:27 首次发布
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本文链接：https://blog.csdn.net/weixin_41784968/article/details/128355535
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1.一般利用按键或者拨码开关实现递增/递减控制，该计数器可以写成CNT<=CNT+2*K-1，当K=1时，CNT<=CNT+1，为递增计数，否则为递减计数。

2.递增计数到99时需要回0，而递减到0时需要回到99。

3.数码管需要译码输出，且扫描显示，当显示2位数时，未使用到的数码管均要设置为不予选中（0）。

4.该程序在安路EF1A650LG144开发板上验证通过，软件版本5.6.1，代码如下：

module CNT99 (CLK,RESET,DG,Q,K);
input CLK,K,RESET;//CLK为24M系统时钟，K为计数器增减控制，RESET为初始化按键
output reg [7:0] Q; //段码，0点亮
output reg [7:0] DG= 8'b00000001; //位码,1选中   
reg [6:0] cnt;  //计数器
reg [3:0] data; //要显示的数
reg  scan; //扫描显示计数器
reg CLK1KHz,CLK1Hz; //CLK1Hz为计数器时钟，CLK1KHz为数码管扫描时钟
reg [13:0]  count1K; //分频计数器，11999位14位二进制数
reg [9:0]  count1; //分频计数器

always@(posedge CLK or negedge RESET)  //24M分频成1KHz
 if (!RESET) 
      count1K<=0;
 else if (count1K>=12000-1)
     begin CLK1KHz<=~CLK1KHz; count1K<=0; end
 else
     count1K<=count1K+1;

always@(posedge CLK1KHz or negedge RESET)  //1KHz分频成1Hz
 if (!RESET) 
      count1<=0;
 else if (count1>=500-1)
    begin CLK1Hz<=~CLK1Hz; count1<=0; end  
 else
    count1<=count1+1;  

always @ (posedge CLK1Hz or negedge RESET)  //上升沿触发
 if (!RESET) 
      cnt<=0;
   else if ((cnt>=99)&&K)    //递增计数到99返回0
   	 cnt<=0;
   else if ((cnt==0)&&(!K))  //递减计数到0从99开始
     cnt<=99;
   else
     cnt<=cnt+2*K-1;         //增减控制
 
always @ (posedge CLK1KHz or negedge RESET)  //扫描显示计数器
  if (!RESET) 
      scan<=0;
   else
      scan<=scan+1;
   
always@(scan)    //扫描显示2位数
  case(scan)
     0:begin DG<=8'b00000001; data<=cnt%10; end  //个位数 
     1:begin DG<=8'b00000010; data<=cnt/10; end  //十位数  
     default:DG<=8'b00000001;
  endcase
       
always @(data)   //数码管译码，共阳极，0点亮，段码顺序：DP，G-A
  case(data)
        0:Q=8'b11000000;
        1:Q=8'b11111001;
      	2:Q=8'b10100100;
		3:Q=8'b10110000;
    	4:Q=8'b10011001;
		5:Q=8'b10010010;
		6:Q=8'b10000010;
		7:Q=8'b11111000;
		8:Q=8'b10000000;
		9:Q=8'b10010000;
        10:Q=8'b10001000;
        11:Q=8'b10000011;
        12:Q=8'b11000110;
        13:Q=8'b10100001;
        14:Q=8'b10000110;
        15:Q=8'b10001110;                                                
		default:Q=8'b11111111;
  endcase
endmodle

5.高云MiniStar开发板（GW1NSR）主频时钟为27M，且只有此一个输出，需要分频产生1KHz扫描时钟和1Hz的计数时钟，另数码管仅有4个，故都需相应作出调整，代码如下：

module CNT99 (CLK,DG,Q,RESET,K);
input CLK,K,RESET;//CLK,27M时钟,K为计数器增减控制,RESET初始化
output reg [7:0] Q; //段码
output reg [3:0] DG=4'b0001; //位码,1选中   
reg [6:0] CNT;  //计数器
reg [3:0] data; //要显示的数
reg CLK1KHz,CLK1Hz;
reg [13:0] N1K; //分频到1KHz计数器
reg [8:0] N;   //分频到1Hz计数器
reg scan; //扫描计数器

always@(posedge CLK)//分频产生1KHz扫描时钟
  if (N1K>=13499) begin  N1K<=0; CLK1KHz<=~CLK1KHz; end 
    else N1K<=N1K+1;
always@(posedge CLK1KHz)//分频产生1Hz计数时钟
  if (N>=499) begin  N<=0; CLK1Hz<=~CLK1Hz; end 
    else N<=N+1;
   
always @ (posedge CLK1Hz  or negedge RESET) //上升沿触发
 if (!RESET)
    CNT<=0;  
  else if ((CNT>=99)&&K)    //递增计数到99
   	 CNT<=0;
   else  if ((CNT==0)&&(!K))  //递减计数从99开始
     CNT<=99;
   else
     CNT<=CNT+2*K-1;         //增减控制
 
always @ (posedge CLK1KHz )  //扫描显示计数器
   scan<=scan+1;  
always@(scan)    //扫描显示2位数
  case(scan)
     0:begin DG<=4'b0001; data<=CNT%10; end  //个位数 
     default:begin DG<=4'b0010; data<=CNT/10; end  //十位数  
  endcase  

always @(data)   //数码管译码，DP，G-A，0点亮
  case(data)
        0:Q=8'b11000000;
        1:Q=8'b11111001;
      	2:Q=8'b10100100;
		3:Q=8'b10110000;
    	4:Q=8'b10011001;
		5:Q=8'b10010010;
		6:Q=8'b10000010;
		7:Q=8'b11111000;
		8:Q=8'b10000000;
		9:Q=8'b10010000;
        10:Q=8'b10001000;
        11:Q=8'b10000011;
        12:Q=8'b11000110;
        13:Q=8'b10100001;
        14:Q=8'b10000110;
        15:Q=8'b10001110;                                                
		default:Q=8'b11111111;
  endcase
endmodule
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