静态时序分析13——总结篇

1、熟悉timing report

拿到timing path先不要看有没有timing violation ,要看

  • startpoint、endpoint
  • common cell点
  • launch path、capture path
  • CRPR
  • library setup time
  • 周期检查对不对
  • 同沿检查
  • 一个周期检查
  • 反标对不对

看看时序报告有没有什么奇怪的问题,然后再看是否meet timing

2、熟悉PT工具指令(有助于debug)

例如读design,读SPEF、做时序分析,做时序收敛、STA分析指令

3、流程

怎么跑一个时序分析:

  • read design、read library 、link 、读SPEF、读 OCVderatin设置
  • update timing
  • report timing

前期理论知识熟练再做流程。

一般进入公司,这些基本流程公司内部已经搭建好了,工程师做的最多的是:

  • 时序分析,分析这是真path还是假path,有没有timing violation
  • 时序收敛,一旦有timing violation,怎么进行timing fix

养成看timing path习惯,熟悉指令方便debug 

5、timing signoff设置

每家公司和每家工具变量设置很多(例如环境变量、内部变量),这都会影响最终分析的准确性(一般是经验丰富的工程师去和foundry厂沟通,注重积累经验)

6、对于一个后端工程师,要看各个工具的userguide。

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FPGA中的静态时序分析和动态时序分析是两种不同的时序分析方法,用于评估设计的时序性能和稳定性。 静态时序分析是一种在设计编译阶段进行的分析方法。它基于设计元数据和时序约束,通过计算信号路径的传播延迟和时序约束之间的差异来评估设计的时序性能。静态时序分析可以提前检测到潜在的时序问题,如setup和hold错误,并提供相关的报告和警告信息。它通常用于优化设计,通过调整布局布线、逻辑重划等方式来改善时序性能。 动态时序分析是一种在设计完成后、在实际运行或仿真过程中进行的分析方法。它通过模拟或测试电路的实际运行情况,考虑信号传播延迟、时钟抖动、噪声等因素,评估设计在实际环境中的时序性能。动态时序分析可以更准确地模拟设计的实际行为,并检测到一些静态时序分析无法捕捉到的问题。 区别总结如下: 1. 时间点:静态时序分析在设计编译阶段进行,动态时序分析在设计完成后进行。 2. 分析对象:静态时序分析基于设计元数据和时序约束,动态时序分析基于实际运行或仿真过程中的电路行为。 3. 检测能力:静态时序分析可以提前检测到潜在的时序问题,如setup和hold错误,动态时序分析可以检测到静态分析无法捕捉到的问题。 4. 优化方法:静态时序分析通过调整布局布线、逻辑重划等方式来改善时序性能,动态时序分析可以帮助验证设计在实际环境中的可靠性和稳定性。 综上所述,静态时序分析和动态时序分析是两种不同的时序分析方法,用于评估设计的时序性能和稳定性,各有其优缺点和应用场景。

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