DDR4内存条电路设计

1.引脚功能

        VDD Module power supply: 1.2V (TYP).

        VDDQ VDDQ balls on DRAM are tied to VDD.

        VPP  DRAM activating power supply: 2.5V –0.125V/+0.250V.

        VREFCA  Reference voltage for control, command, and address pins.

        VTT  Power supply for termination of address, command, and control VDD/2.

        目前DDR4内存条功耗一般3-5W，电流基本都在VDD和VDDQ上，因此流过VDD和VDDQ的电流取3A。对于一块主板来说，如果设计是八个内存条插槽，那总电流就约3X8=24A。

        CPU（FT2000+）的VDDQ也是1.2V，此时一般一起供电，查看规格书发现CPU的VDDQ需要的电压和电流如下

VDDQ电压

 VDDQ电流

 所以对于板卡设计，采用DC-DC为CPU的VDDQ和DDR4的VDDQ一起供电，负载电流约24A+11A=35A。

考虑到DDR4的VDDQ电流可能会更大，选用DCDC电流的输出能力应至少需要50A输出。

Vrefca

此信号电压是VDDQ/2,需要的电流很小，可以直接用电阻分压设计

 

 此电压可以直接给到DDR4座子和CPU的Vrefca

VTT

        这是一根内存条的VTT参数，可以看到需要的电流最大是750mA。

每一通道使用一枚芯片。

VPP

        每四个通道使用一个SCT2280，四个通道共享8A的电流。

signal

其他的诸如地址信号，data等，直接座子和CPU端就好，一般都会有参考设计。

参考：

DDR4与DDR3的区别
DDR4新增功能

（1）新的JEDEC POD12接口标准(工作电压1.2V) ；

（2）DBI:可以降低功耗并且提升数据信号完整性；

（3）Bank群组结构:是个8n预取群组结构,它可以使用两个或者四个Bank组,这允许DDR4内存在每个Bank群组单独被激活、读取、写入或刷新操作,这样可以带来更高的内存速度和带宽；

（4）取消了Derating,时序仿真计算不再繁琐；

（5）DQ动态确定Vref,增加了眼图要求；

（6）新的终止调度:在DDR4中DQ bus可以转移终止到VDDQ,这样即使VDD电压降低的情况下也能保证稳定；

（7）新的数据总线CRC技术,可以进行传输过程中的错误侦测,特别对非ECC内存进行写入操作时有帮助；

（8）针对命令和地址总线的新的CA奇偶校验；突发长度和突发停止长度分别为8和4 ；

（9）正常和动态的ODT:改进ODT协议,并且采用新的Park Mode模式可以允许正常终结和动态吸入终结,而不需要去驱动ODT Pin。

（10）Differential Signaling(差分信号技术)信号分组；

DDR3地址信号的分组                        DDR4地址信号的分组     

1、POD和SSTL的比较

POD电平的全称是Pseudo Open-Drain伪漏极开路。

POD作为DDR4新的驱动标准，最大的区别在于接收端的终端电压等于VDDQ，而DDR3所采用的SSTL接收端的终端电压为VDDQ/2。这样做可以降低寄生引脚电容和I/O终端功耗，并且即使在VDD电压降低的情况下也能稳定工作。其等效电路如图1(DDR4), 图2(DDR3)。

ODT控制

为了提升信号质量, 从DDR2开始将DQ, DM, DQS/DQS#的Termination电阻内置到Controller和DRAM中, 称之为ODT (OnDie Termination)。Clock和ADD/CMD/CTRL信号仍需要使用外接的Termination电阻。

4、参考电压VREF

DDR信号一般通过比较输入信号和另外一个参考信号（Vref）来决定信号为高或者低，然而在DDR4中，一个VrefDQ却不见。在DDR4的设计中，VREFCA和DDR3相同，使用外置的分压电阻或者电源控制芯片来产生，然而VREFDQ在设计中却没有了，改为由芯片内部产生，这样既节省了设计费用，也增加了Routing空间。

24-DDR4电路设计_ddr4的原理图设计-CSDN博客