DDR4设计

【摘要】基于EMC角度阐述了一些DDR4在设计中的注意要点和规则，从硬件原理设计和PCB设计两方面入手，要求设计工程师遵循一些基本准则，以满足单板级的EMC需求。

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0 引言

DDR（双倍数率）SDRAM是一种高速CMOS动态随机存储器，通常把DDR SDRAM简称为DDR。随着DDR集成度提高，从DDR1到DDR4速度成倍增加，数据频率的增加也带来了严重的SI问题，稍有不慎，轻则信号频率达不到要求，重则信号完全不匹配，引起彻底挂死。而相对应的，EMC面对高速信号，不仅从硬件角度，软件角度还要从结构角度去做相应的高速设计，才可能保证单板级的EMC设计，从而实现后期预测试的理想结果。

1 DDR4重要信号特征

DDR4即为第4代DDR，JESD79-4A标准详细定义了DDR4。本篇抽取部分关键特征作为EMC设计参考用。本部分罗列了DDR4重要信号PIN，主要包括DQS、DM、DQ、CLK和ADDRESS。许多低速控制PIN并不罗列。表1为主要PIN功能简介。

2 DDR4的原理设计

基于硬件自身的需求设计之外，EMC设计中需要兼顾高频领域的滤波，特别是板级的DDR4的设计更需要考虑兼顾设计，这一小节我们从时钟CLOCK本身，以及DQS和各类电源添加相应的高频滤波设计。这些设计都为后期的整改设计提供了预案伏笔。

2.1 DDR4的时钟原理设计

DDR4同DDR3一样采用差分设计，单端阻抗40～50Ω，差模阻抗75～95Ω。对于单板级CPU有强硬件输出的CLOCK，需要做就近匹配处理；在DIMM的设计里，对于连接器输出的差分时钟对做同样的120Ω匹配处理，如图1所示。

图1 DDR4 未用CLOCK匹配电路

DDR4差分时钟采用了一个特别的终端匹配设计，如图2所示，R50 R49分别接差分时钟信号线，中线抽头串接一个0.1uF电容，再接到上拉电源VDD。R50和R49采用同一阻值，一般为30Ω或36Ω，这个阻值也可以通过后期的SI仿真来调整，同样，对于EMC来说，后续整改时也可以用来调整。

图2 DDR4 CLOCK终端匹配电路

DDR4同DDR3一样在电路结构上并未要求源端口串联电阻，对于EMC而言，少了一个衰减电阻，少了一个辅助整改手段，特别是板级设计里，这并不是一个好消息。常规意义上的源端口串联匹配电阻在SI中是起匹配作用，对于EMC而言更重要的是对无用信号的衰减作用。在DIMM设计里，这一设计同样不存在了。

2.2 DDR4的VDD/VREFCA/ VTT原理设计

DDR4最值得骄傲的设计就是这个版本采用了低电压设计，降低了整个设计功耗。VDD作为DDR４的核心电源，除了硬件需要的基本稳压作用外，还要考虑低频滤波，站在EMC角度需要考虑高频滤波，所以在设计上要增加高频组合电容。在单板级设计中，如果VDD区域未来可能离开关电源较远，建议在电源平面调用后采用

AI型滤波的做法，再做一次滤波处理。如图3所示。

图3 VDD的PAI型滤波电路

如果空间有限的话，做不了PAI型，那么对VDD平面上需要增加高频电容滤波。这种设计方法等同于常见CPU的设计方法，在demo设计中几乎看不到高频滤波，从EMC角度出发，主动施加高频滤波电路。如图4所示。

图4 VDD高频滤波电路

2.3 DDR4的RESET原理设计

DDR4的RESET设计遵循EMC基本准则，主要考虑未来ESD的影响，所以在设计上会从电压和电流两个思路控制。DDR4的RESET为CMOS低电平有效，20%～80%VDD为电压有效识别。同常规的RESET一样，DDR4的RESET并未有响应速度的要求，也未见电流的控制。JEDEC文档中对DIMM的RESET做了一个设计，就是基于此考虑。如图5所示，R1的值选型较小，他们推荐100Ω，C1为行业推荐值100 pF。

图5 JEDEC 推荐RESET在DIMM中的设计框架

对于单板DDR4设计中，增加了VDD的上拉，串接的电阻增大到了1 kΩ。在看门狗的电路中，触发一侧必须增加一颗10 uF的BULK电容和100 pF的小电容。图6所示为板级设计推荐电路。

图6 RESET推荐电路

在所有的SDRAM颗粒的RESET 原理图PIN处施加100 pF电容，如图7所示。

图7 SDRAM中 RESET PIN推荐电路

3 DDR4的PCB设计

PCB部分的EMC设计是EMC设计的重要一环，除了基本的SI要求外，还要附加EMC要求。现代的高速设计里，一个好的SI设计就可以解决大部分的EMC问题。许多EMC设计理论都是基于SI理论，EMC后期设计中可能会基于SI重新调整一些思路。减少电场耦合，增大衰减这两大手段都会用于后期的EMC整改设计。

3.1 DDR4的时钟PCB设计

在原理设计部分已经描述了时钟电路，这一部分会规定一些规则，用于PCB设计，以满足EMC及SI的需求。120Ω预留封装需要靠近CLK脚放置，请尽量放置于BOTTOM。DIMM中未用时钟匹配电阻，靠近连接器放置。CLOCK作为EMC噪声源主要源头在PCB设计中属于重点关注对象，DDR4的整个时钟走线，在表层走线非常少，在6层板结构中，请主动放置在第3层，末端匹配电路放置在TOP层，且靠近SDRAM的CLOCK脚。在4层板结构中，只能走TOP层，属于非常危险的叠层结构，这种单板设计叠层一般不推荐，后期SI和EMC都会有大问题。在JEDEC规范中，DDR4的时钟线与地址线以及控制线相互关联，且有等长要求。EMC常规要求时钟线越短越好，在DDR4里做不到，需要整体考虑。走线时既要保证时钟线与其他线的等长（地址线、控制线），还要与其他线保持一定的耦合距离（至少4 W），还要兼顾蛇形等长绕线，一定要多次尝试调整。在8层板以上结构中，CLOCK靠近IC这一侧，控制整个输出环路，比如SDRAM在TOP层，那么时钟就走在第3层，如果SDRAM在BOTTOM层，那么时钟就会走在倒数第3层。

JEDEC规范中DDR4的时钟参考的印象参考面（imagineplane）采用了VDD平面，而不是我们EMC传统设计概念里的GND平面。其实当出现DDR4的EMC测试不能通过时，可以尝试恢复传统的设计。这一参考平面的设计带来的一个变化就是在PCB第3层完整的GND平面上SDRAM区域出现了VDD平面，显得GND平面不完整。所以这一区域要严格划分，以防其他线跨越这个区域。

单颗粒SDRAM的差分时钟对的过孔数请不要超过3对，按照我们上述的规范可以全部控制在2对。在系统设计中，能采用板内SDRAM设计的坚决不用DIMM结构，虽然看起来比较模块化。DIMM模块化设计不适合要求很高的终端产品的设计，DIMM设计很大程度上依赖于结构的EMC设计来降低EMC风险。DDR4的差分时钟建议采用单端50Ω阻抗来设计，除了上文提到的4W规则之外，差分时钟还要远离分割平面的边缘，特别是VDD平面与GND平面之间的壕沟，至少避让40mils距离。差分时钟严格按照差分线对来走线，误差控制在±5mils。

图8为某DIMM的DDR4设计，差分时钟严格参考VDD平面。图9为某单板级DDR4设计，差分时钟走线的周围采用VDD属性，正向参考GND平面。

图8 某DIMM的差分时钟走线

图9 某单板级的差分时钟走线

3.2 DDR4的VDD电源的PCB设计

在EMC的常规设计规范里，针对电源有一条法则：永远不要将电源走成细线，尽量走成平面。

VDD作为地址和控制总线的参考平面，在PCB设计中我们要保证VDD在数据总线正下文是完整的。图10为DIMM结构中VDD平面与GND平面，图中上方为VDD平面，处于SDRAM上半部分，即地址总线和控制总线部分；图中下方为GND平面，处于SDRAM下半部分，即为数据总线部分。中间有一条2个平面之间的壕沟。如果为单板级PCB设计中的VDD平面。VDD平面使用的滤波电容请按大小组合，均匀放置在平面上，且靠近IC对应的PIN处。

图10 某DIMM PCB中VDD平面与GND平面

3.3 DDR4的RESET的PCB设计

RESET的PCB设计中对滤波电容的位置非常有讲究，对于各SDRAM颗粒而言，其对应的100 pF电容请放置在IC的正下方对应的RESET PIN处。看门狗侧的滤波电容请放置在看门狗这一侧。

4 结束语

DDR4从诞生开始就决定了它的明星地位，高容量高速率低功耗。这些都是现代科技的高速发展成果，速率的提升，对于设计人员来说，高的速率带来一系列的SI问题。EMC问题也随之而来，设计人员需要同时考虑SI和EMC性能。如何对两者做最大的兼容设计？而成本的压力会压缩SI和EMC的设计裕量。DDR4作为一颗高速颗粒，因其1GHz以上的工作频率成为EMC工程师重点关注的对象。从设计之初就需要对它做重点考虑。

本文以DDR4的基本信号入手，罗列了各自对应的设计电路，更是以高频高速的理论去做前期设计，减少后期的设计成本。本文总结了DDR4的3个同：

敲黑板，划重点：

同组、同进同出、同层。

同组：DDR4分为两大组，数据组和地址控制组。每一组信号原理上已经做了对应编码，设计上就必须把他们放在一起，适用同样的规则。

同进同出：要求每一组信号线在PCB走线时，必须共同进退，同时换层。

同层：要求每一组信号线必须参考同一层，提供高频回流参考平面，尽量同一层走线，即便是换层，也要换在一层而走线的层必须共同参考同一平面。EMC设计的根本理念是设计在先，整改在后。