通过vivado工具实现zynq的FPGA内部RAM读写

路路的路

已于 2022-06-21 00:14:08 修改

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文章标签： fpga开发嵌入式硬件

于 2022-06-21 00:11:50 首次发布

本文链接：https://blog.csdn.net/weixin_42268894/article/details/125247156

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本文详细介绍了如何利用vivado工具创建工程，配置Block Memory Generator IP核来实现Zynq FPGA内部RAM的读写操作。通过添加ILA逻辑分析仪进行数据验证，包括新建工程、配置IP核、编写Verilog代码、仿真、生成bit文件以及烧录到开发板的过程。

摘要由CSDN通过智能技术生成

通过vivado工具实现zynq的FPGA内部RAM读写（调用vivado自带IP核），从新建工程到仿真并下载到FPGA开发板中，通过vivado自带的ILA逻辑分析仪查看读写数据是否正确，包含详细步骤，也可做为vivado工具使用方法实战教程。
1.点击Create Project，新建工程。
在这里插入图片描述
2.点击Next。

3.填写工程名及路径。

4.选择项目类型，使用默认的RTL Project，“Do not specify sources at this time”表示不创建或者添加设计文件。

5.此处可以创建设计文件并添加进来，我们这里直接点击Next跳过，在后面的工程中根据需要添加设计文件。
在这里插入图片描述
6.此处可以创建时序或IO口约束文件并添加进来，我们这里直接点击Next跳过。

7.根据实际情况选择工程的器件或开发板。

8.点击Finish,完成工程的创建。

9.进入IP选择界面,并选择Block Memory Generator。

10.配置RAM参数。
请添加图片描述
在这里插入图片描述

在这里插入图片描述

11.添加逻辑分析仪，用于对读取信号分析，如不需要可跳到第13步。
在这里插入图片描述
12.配置逻辑分析仪参数。

13.点击Add Source或点击工程目录上的加号，添加设计文件。
在这里插入图片描述
14.点击Create File,填写Verilog文件名称，然后点击OK。
15.然后点击Finish。

16.先不添加管脚约束，直接点击OK，然后点击Yes。

17.在ram_test.v文件中填写如下代码：

代码如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/06/19 23:30:23
// Design Name: 
// Module Name: ram_test
// Project Name: 
// Target Devices: