数字IC/FPGA面试常考问题------亚稳态中，为什么打两拍可以消除亚稳态的影响

数字IC/FPGA面试常考问题------亚稳态中，为什么打两拍可以消除亚稳态！

最近常常被一个问题困扰，痛定思痛决定花时间来弄动它！数字IC/FPGA笔试、面试常考的一个问题就是什么是亚稳态？为什么会产生亚稳态？如何消除亚稳态？其中有一个方法就是打两拍可以减小亚稳态发生的概率！注意措辞！！这里是减小亚稳态的发生概率，而并不是标题上的消除亚稳态。一直并不知道其中原理决定弄懂，并将其记录下来。

首先，我们需要了解什么是亚稳态，看下图

简单来说，就是当时钟信号上升沿到来的时候正好采样的数据也在发生变化，但是对于采样的时钟信号，如果想要采样得到一个稳定值，在clk的上升沿的前一段时间有一个建立时间TSU和在clk的上升沿的后一段时间有一个保持时间Th，如果在这两个时间段内采样的信号D发生跳变的话，输出的信号Q就会出现0，1之间跳变的不稳定、不确定状态，从而对采样结果产生干扰，这就是亚稳态。

那么如何消除亚稳态呢？看图

由上图可知，打两拍来消除亚稳态的方法是适用于慢时钟域到快时钟域的情况，采样信号sig是慢时钟域的信号，正好当第一个clk上升沿建立时间和保持时间内采样信号发生了变化，reg1及出现了一个亚稳态的状态，当第二个采样时钟对reg1进行采样时，在第二个clk上升沿的建立时间和保持时间的范围内 reg1保持在稳定的概率要比第一个时刻大得多，相应的发生亚稳态的概率也会减小，一般来说，第一级寄存器的发生亚稳态的之后稳定的概率为70%，第二次寄存器发生亚稳态之后稳定的概率为99%。

就是说在绝大多数时候，第一级寄存器即使出现亚稳态，也会在一个时钟周期内稳定下来，这样第二级寄存器就会采到的就是一个稳定的值。并不是说第二级寄存器所输出的第一个状态 就是输入的第一个状态，只能说第二个寄存器输出第一个的状态是稳定的，之后的状态是跟输入的状态保持一致的。从而将第二个寄存器输出的结果进行处理，这样可以消除亚稳态的影响。