小梅哥Xilinx FPGA学习笔记1——二选一多路器

〇、功能介绍

1.功能描述

sl为控制信号,a,b为两个输入信号,out为输出信号。当sl为低电平时,输出out=a,当sl为高电平时,输出out=b。

2.原理图

在这里插入图片描述

一、代码编写

1.设计文件

module mux2( a,b,sel,out);//是模块名;()中是所有的信号
//下面为端口定义
    input a;
    input b;
    input sel;
    output out;
    //二选一多器实现代码
    assign out=(sel==1)?a:b; 
endmodule

2.激励文件

`timescale 1ns / 1ns //时间刻度 时间的单位/ 1ns精度
module mux2_tb(
    );//测试文件没有端口,只是测试使用,没有实际的作用,所有()中不写端口
//2)下面四条语句是“给输入端口给激励”
    reg s_a;
    reg s_b;
    reg sel;
    wire out;
//1)把mux2模块名( a,b,sel,out所以的信号);都搬过来,进行在测试平台上面的例化
    mux2 mux2_inst0(
        .a(s_a),
        .b(s_b),
        .sel(sel),
        .out(out)
        );
//3)产生激励, initial begin开头,end结束
    initial begin
        s_a=0;s_b=0;sel=0;
        #200;
         s_a=0;s_b=0;sel=1;
        #200; 
        s_a=0;s_b=1;sel=0;
        #200;
         s_a=0;s_b=1;sel=1;
        #200;
         s_a=1;s_b=0;sel=0;
        #200;
         s_a=1;s_b=0;sel=1;
        #200;
         s_a=1;s_b=1;sel=0;
        #200;
         s_a=1;s_b=1;sel=1;
        #200;//#200只在Testbench中延迟,不是实际参加的
        $stop;//停止下来
    end
    
endmodule

3.仿真图

在这里插入图片描述

二、总结

1.`timescale 1ns/1ns //时间刻度 前面的1ns是时间单位,后面的代表精度;
2.所有程序总是从modbule开始,endmodule结束;
3.assign out = (sel == 1)?a:b;相当于c语言中的if条件判断。
4.激励文件中的例化步骤:
1)把设计文件 mux2( a,b,sel,out所以的信号);都搬过来,进行在测试平台上面的例化;
a.把设计文件mux2( a,b,sel,out所以的信号);都搬过来

 mux2 (
        a,
        b,
        sel,
        out
        );

b.对代码进行修改,在mux2后面加上例化的模块名,在端口名前加点,端口名后打括号,括号中是例化的端口名称,形成以下代码:

//设计文件模块名   例化模块名  
//设计文件端口名   例化模块端口名
 mux2 mux2_inst0(
        .a(s_a),
        .b(s_b),
        .sel(sel),
        .out(out)
        );

2)给激励文件中的输入端口给激励;
3)产生激励, initial begin开头,end结束。
5.#200只能在激励文件中使用
6)verilog的一般语法结构

module 模块名(端口名1,端口名2,端口名3,端口名4,...);
端口定义说明(input,output,inout);
参数定义(可选);
数据类型定义(wire,reg等);
//…………………………以上为描述接口说明部分…………………………// 
//…………………………以下为描述逻辑功能部分…………………………// 
实例引用低层次模块和基本门级元件; 
连续赋值语句(assign); 
过程赋值语句(initial和always);
功能描述语言;
任务和函数;
endmodule

后记:皇皇三十载,书剑两无成。

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