VIVADO网表文件DCP和EDF

为了便于模块化设计,同时保护自己的知识产权,Xilinx Vivado 提供两种代码封装方法:DCP文件和edf文件。
DCP文件生成方法:
1、将需要生成DCP的模块设置为顶层,打开综合设置,在more option中填入 -mode out_of_context,删除所有约束文件(非常重要,约束文件会被封装在DCP中,并且优先级最高),开始综合;
在这里插入图片描述

2、综合完成后在runs\synth_1文件夹下可找到DCP文件,但该DCP文件在实际使用中会有诸多限制,如模块内部有IP核或其他DCP文件,则可能出现错误,如何实现DCP嵌套IP可参照以下步骤;
3、DCP嵌套,为了保证DCP嵌套后能正常被调用综合,在第1步中在综合前可将所有IP核设置为globle模式,在完成综合后打开综合设计,在TCL命令框中输入:write_checkpoint -force D:/x/xxx.dcp,其中xxx为模块名称,这样就可以生成完整的dcp文件。
EDF(网表)文件生成方法:
1、将需要生成EDF的模块设置为顶层,打开综合设置,在more option中填入 -mode out_of_context,删除所有约束文件,开始综合;
2、在完成综合后打开综合设计,在TCL命令框中输入:write_edif D:/x/xxx.edf生成edf文件,输入write_verilog -mode synth_stub D:/x/xxx_stub.edf生成黑盒接口文件,应为edf文件不像DCP文件,可以单独被调用,edf文件必须配合.v的黑盒接口才能被调用;
3、关于设计模块内包含IP核或edf的设计,不建议使用edf封装,很可能报IP错误,特别是出现IP名称冲突时,若实在需要使用,可在TCL命令框中输入:write_edif -force D:/x/xxx.edf生成edf文件,可一定程度上减少报错,但不能保证。

DCP和edf比较:
1、DCP文件对软件版本极敏感,高版本软件生成的DCP无法在低版本软件使用;
2、采用一定手段,DCP可实现IP、DCP嵌套,但EDF实现嵌套的能力较弱。
DCP和edf弊端:
1、无法仿真,不利于系统仿真和集成
2、源文件缺失,不利于版本管理和移植
3、依赖于软件版本,兼容性比rtl文件差太多

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Vivado是Xilinx公司推出的集成电路设计软件,支持Verilog和VHDL等HDL语言的设计,其主要功能包括逻辑综合、仿真、布局布线等。其中,网表文件DCP文件Vivado中常见的封装文件网表文件是一种基于门级网表描述的电路设计文件,可用于设计模拟和综合等过程。在Vivado中,当我们进行综合和仿真时,会生成网表文件作为中间产物,以供后续使用。需要注意的是,网表文件只包含特定设计阶段的元素,而不包含具体的FPGA芯片信息。 而DCP文件则是对网表文件进行封装后的设计文件,包含了完整的FPGA芯片信息和约束等元素。它相当于是一个FPGA芯片的镜像,可以直接进行实现和下载。DCP文件包含的信息较为完整,能够支持绝大部分功能的设计和实现。同时,在设计后期,我们也可以将DCP文件作为IP核加入到其他设计中进行使用。 在Vivado中,网表文件DCP文件的生成和使用十分简单。在设计过程中,我们可以通过勾选“generate output products”选项,自动生成网表文件DCP文件,并选择需要的格式和信息。对于使用网表文件进行仿真或综合等操作,我们只需要在相应的选项卡中选择该文件进行指定即可。而对于DCP文件的使用,我们则可以直接将其导入到其他设计中或进行下载。 综上所述,Vivado网表文件DCP文件是电路设计过程中常见的封装文件。在进行设计时,我们可以根据需要生成相应的文件,并进行使用。其中,DCP文件包含的信息较为完整,可以直接进行FPGA芯片的实现和下载,同时也支持IP核的使用。

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