vivado生成网表步骤

1、synthesis设置

上图中的第2步中选full的意思是模块综合后的层次结构全部为平级，只剩下顶层，这样产生的网表文件就不易被查看到层级关系了。

上图中第3步-mode out_of_context的意思是不插入IO bufffers.

2、综合顶层模块

按照上图中的步骤，先点击综合按钮1，等待综合完成之后，点击图中2的按钮

3、输入TCL命令

打开TCL Console

根据自己实际情况输入下面的TCL命令

//生成.V顶层IO接口
write_verilog -mode synth_stub <文件目录>/<文件名>.v

//生成含XILINX IP 的网表文件
write_edif -security_mode all <文件目录>/<文件名>.edf

//生成不含XILINX IP 的网表文件
write_edif <文件目录>/<文件名>.edf

本次主要记录生成网表的操作流程，以防遗忘，具体参考博客Vivado生成网表文件_vivado网表-CSDN博客