AXI3.0 & AXI4.0 五大通道接口详细介绍

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分类专栏： 数字ic 芯片设计 AMBA 文章标签： fpga开发 硬件工程 嵌入式
于 2022-05-31 19:14:06 首次发布
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AXI3.0 & AXI4.0 五大通道接口详细介绍

概述

AXI3 是第三代AMBA协议的一部分，AXI4 是第四代AMBA协议的一部分。
AXI架构分为5个独立的传输通道，读地址通道、读数据通道、写地址通道、写数据通道、写响应通道。基于VALID/READY的握手机制数据传输协议，传输源端使用VALID表明地址/控制信号、数据是有效的，目的端使用READY表明自己能够接受信息。数据总线可为（8/16/32/64/128/256/512/1024bit），最大为单次传输一个字节的数据。

五个通道的接口描述

全局信号

信号名源描述
ACLK时钟源全局时钟信号
ARESETn复位源全局复位信号，低有效

写地址通道信号

信号名源位宽描述
AWID主机用户根据slv port 传输任务个数自己定义写地址ID，用来标志一组写信号
AWADDR主机如果是访问从机寄存器，则根据寄存器地址大小而定义写地址，给出一次写突发传输的写地址
AWLEN主机AXI3支持16次突发传输，位宽[3:0]。AXI4 INCR模式支持256次突发传输，位宽[7:0]，其余模式位宽[3:0]突发长度，给出突发传输的次数
AWSIZE主机[2:0]突发大小，给出每次突发传输的字节数
AWBURST主机[1:0]突发类型
AWLOCK主机AXI3中[1:0]。AXI4中1位总线锁信号，可提供操作的原子性
AWCACHE主机[3:0]内存类型，表明一次传输是怎样通过系统的
AWPROT主机[2:0]保护类型，表明一次传输的特权级及安全等级
AWQOS主机[3:0]质量服务QoS
AWREGION主机[3:0]区域标志，能实现单一物理接口对应的多个逻辑接口
AWUSER主机具体位宽由用户自行定义用户自定义信号
AWVALID主机1位有效信号，表明此通道的地址控制信号有效
AWREADY从机1位表明“从”可以接收地址和对应的控制信号

写数据通道信号

信号名源位宽描述
WDATA主机具体大小和位宽根据AWSIZE大小定义写数据
WSTRB主机写数据有效信号，具体大小为数据大小/8写数据有效的字节线，用来表明哪8bits数据是有效的
WLAST主机1bit表明此次传输是最后一个突发传输
AUSER主机用户自定义大小和位宽用户自定义信号
WVALID主机1位写有效，表明此次写有效
WREADY从机1位表明从机可以接收写数据

写响应通道信号

信号名源位宽描述
BID从机用户根据slv port 传输任务个数自己定义写响应ID tag
BRESP从机[1:0]写响应，表明写事务的状态:OKAY，EXOKAY，SLVERR，DECERR
BUSER从机用户自定义大小和位宽用户自定义信号
BVALID从机1位写响应有效
BREADY主机1位表明主机能够接收写响应

读地址信号

信号名源位宽描述
ARID主机用户根据slv port 传输任务个数自己定义读地址ID，用来标志一组读信号
ARADDR主机如果是访问从机寄存器，则根据寄存器地址大小而定义读地址，给出一次读突发传输的写地址
ARLEN主机AXI3支持16次突发传输，位宽[3:0]。AXI4 INCR模式支持256次突发传输，位宽[7:0]，其余模式位宽[3:0]突发长度，给出突发传输的次数
ARSIZE主机[2:0]突发大小，给出每次突发传输的字节数
ARBURST主机[1:0]突发类型
ARLOCK主机AXI3中[1:0]。AXI4中1位总线锁信号，可提供操作的原子性
ARCACHE主机[3:0]内存类型，表明一次传输是怎样通过系统的
ARPROT主机[2:0]保护类型，表明一次传输的特权级及安全等级
ARQOS主机[3:0]质量服务QoS
ARREGION主机[3:0]区域标志，能实现单一物理接口对应的多个逻辑接口
ARUSER主机具体位宽由用户自行定义用户自定义信号
ARVALID主机1位有效信号，表明此通道的地址控制信号有效
ARREADY从机1位表明“从”可以接收地址和对应的控制信号

读数据通道信号

信号名源位宽描述
RID从机用户根据slv port 传输任务个数自己定义读ID tag
RDATA从机具体大小和位宽根据ARSIZE大小定义读数据
RRESP从机[1:0]读响应，表明读传输的状态:OKAY，EXOKAY，SLVERR，DECERR
RLAST从机1 bit表明读突发的最后一次传输
RUSER从机用户自定义大小和位宽用户自定义信号
RVALID从机1位表明都通道有效
RREADY主机1位表明主机能够接收读数据和读响应信息

接口信号的具体位宽和功能描述

ID 信号

ID类信号（AWID、BID、ARID、RID）
ID信号指示的是传输任务序号，主机可以设置传输任务的序号指示执行的顺序。其中，来自同一个主机，同一个序号的指令只能顺序执行；来自同一主机不同序号的或来自不同主机的传输任务没有执行顺序的要求。因此传输任务ID的作用是指定某些特殊传输任务的顺序，当存在明确的先后顺序时，可以用相同的任务ID标识。
同时在这里还要特别指出，上篇文章当中有一些小错误，写通道的ID在AXI4协议中被取消了，这也就意味着写通道的写顺序必须与写地址通道保持一致。spec中讲取消这一信号的原因是AXI4取消了AXI3协议中对交织写数据的支持，AXI4只能进行连续写数据，因此WID信号变得冗余，为了节省端口数将WID取消掉了。
四个ID信号的位宽可以使用一致的宽度，建议作为模块参数进行自定义，笔者定义位宽为4。
地址类信号（AWADDR、ARADDR）
地址类信号的位宽代表了本个从机的地址映射区的大小。这里再废话几句，主机对从机的控制其实是通过访问从机的寄存器实现的。如下图所示，两个从机的寄存器（寄存器大小均为32位）被映射在一个主机的访问地址中，其中0x44A0_0000是第一个从机的偏置地址， 占用空间256 Bytes，（此处及下图中的错误已改正，在这里特别感谢读者Diewelle指出错误）0x44A0_1000是第二个从机的偏置地址，占用空间4KB。如果想要访问第一个从机的第二个寄存器，只需要访问0x44A0_0004地址的寄存器即可。
在这里插入图片描述
AXI4协议规定主机上寄存器块的最小分块单元为4K Byte，每个从机的开始映射地址都是4KB的边界。这也影响了AXI4的一个读写规则，那就是一个burst传输不能跨越4KB的界限，否则就会引入将数据错误写入其他从机的风险。注意这个4KB的界限指的是MASTER的地址界限，例如一个burst中不能越过0xXXXX_X000的地址位。
地址位的位宽也可以自定义设置，建议定义为模块参数，笔者设置为了8位，也就是说设计的从机共有64个寄存器，每个寄存器含有一个32位数据。

数据类信号（WDATA、RDATA、WSTRB、WLAST、RLAST）

其中WDATA与RDATA为总线的数据位宽，也是每个地址下的寄存器大小。位宽可以根据总线需要设定，本设计中使用较为常用的32位。
WSTRB为写选通信号，指示当前传输的有效数据段。有效数据段单位是8bit，也就是32bit数据位宽的总线的WSTRB信号会有4位，WSTRB[3]指示WDATA[31:24]的有效性。
① WSTRB可以用在AXI4总线的“Narrow Transfer”特性中：当burst传输的数据位（burst size）小于总线位宽时，可以通过选通信号进行部分写入。如图所示，当burst size表示传输数据位为8且传输类型为递增（INCR）时，32位数据总线位宽的写入情况（此时的写入选通信号依次为：4’b0001，4’b0010，4’b0100，4’b1000，4’b0001）：

在这里插入图片描述
② WSTRB信号也可以用在AXI4总线的“Unaligned Transfer”中：当传输的目标地址与寄存器的边界未对齐时，可以使用非对齐传输，如下图所示，在寄存器位宽32位时，起始传输地址0x07时的传输情况：
在这里插入图片描述
WLAST信号指示最后一个写数据，与最后一个写数据的WVALID信号同步拉高。只有当WLAST由高变为低，一个传输任务才完成。在此之前无法中断传输过程。RLAST信号也类似。

传输配置信号（AWLEN、ARLEN、AWSIZE、ARSIZE、AWBURST、ARBURST、AWLOCK、ARLOCK、AWCACHE、ARCACHE、AWPROT、ARPROT、AWQOS、ARQOS、AWREGION、ARREGION）

AWLEN/ARLEN：

传输任务中的传输数据包个数，在INCR传输类型下可以传输1至256个数据包，在其他传输类型下只能传输1-16个数据包，特别地，WRAP传输类型下只能传输2，4，8或16个固定的数据包个数。因此AWLEN与ARLEN的位宽为8位，其中LEN=0代表传输一个数据包。

AWSIZE/ARSIZE：

传输数据包大小，位宽为3位，具体值的意义如下表所示（Bytes=2^Burst_size）：

Axsize传输字节数
3‘b0001
3’b0012
3’b0104
3’b0118
3’b10016
3’b10132
3’b11064
3’b111128

AWBURST/ARBURST：

传输类型，位宽为2位，具体含义如下：

AxBURST传输字节数
2’b00固定 (FIXED)
2’b01递增(INCR)
2’b10回环(WRAP)
2’b11未定义

固定传输类型是对一个地址重复写入数据，递增传输类型是地址自动增长，不断写入数据流。需要特别说明的是回环传输类型，其实故名思义，就是地址递增到一定边界后从初始位置继续递增，如下图所示，传输长度为8，传输数据包大小为4 byte，起始传输地址为0x04：
在这里插入图片描述
也许这样简单地说不能解决大家的一些疑问，因此将手册中的计算公式也一并给出：

起始地址（Start_Addr）: AxADDR
数据包字节数（Number_Bytes）：2^（AxSIZE）
传输长度（Burst_Len）：AxLEN + 1
对齐地址（Aligned_Addr）：(INT(Start_Addr / Number_Bytes))*Number_Bytes
回环界（Wrap_Boundary）：(INT(Start_Addr / (Number_Bytes * Burst_Len))) * (Number_Bytes * Burst_Len)
当地址递增至Wrap_Boundary + (Number_Bytes * Burst_Len)时：
当前传输地址：Address = Wrap_boundary
下一个传输地址：Address = Start_Addr + （(N-1)*Number_Bytes) - (Number_Bytes * Burst_Len)
其中N表示数据包在整个Burst传输长度中的序号

AWLOCK/ARLOCK：

这个信号在AXI3协议中用于锁定从机，占用总线，但在AXI4中取消了相关支持，仅 留下一位信号用作指示传输为正常传输（1’b0）还是独有传输（1’b1）。

AWCACHE/ARCACHE：

该信号指明了总线中的存储类型，信号位宽为4位。

ARCACHEAWCACHEMemory TYPE
00000000Device Non-bufferable
00010001Device Bufferable
00100010Normal Non-cacheable Non-bufferable
00110011Normal Non-cacheable Bufferable
10100110Write-through No-allocate
1110(0110)0110Write-through Read-allocate
10101110(1010)Write-through Write-allocate
11101110Write-through Read and Write-allocate
10110111Write-back No-allocate
1111(0111)0111Write-back Read-allocate
10111111(1011)Write-back Write-allocate
11111111Write-back Read and Write-allocate

AWPROT/ARPROT：

指明访问是否被允许的信号，位宽为3位，具体可见下表：

AxPROT值功能
AxPROT[0]0非优先访问
AxPROT[0]1优先访问
AxPROT[1]0安全访问
AxPROT[1]1非安全访问
AxPROT[2]0数据访问
AxPROT[2]1指令访问

AWQoS/ARQoS：

Quality of Service, 位宽为4位，手册中并没有固定该信号的确切用途，但是建议将该信号用于优先级声明信号，值越高代表优先级越高。

AWREGION/ARREGION：

区域标记，位宽为4位。4位的区域标记信号可以标记16个区域。当从机有很多分离的地址空间时，使用这个信号可以仅仅使用一个物理总线就能实现多个逻辑总线的功能。经典的应用是一个外设控制寄存器与数据寄存器分离的时候，使用该信号可以在不对地址解码的情况下访问到两块地址空间。
例如，当一个外设控制寄存器的地址空间为0x0000 - 0x00FF，数据寄存器的地址空间为0x1000 - 0x1FFF，就可以将地址位设置为12位（0x000-0xFFF），控制寄存器的区域标记为4’b0000，数据寄存器的区域标记为4’b0001，实际寻址的地址为区域标记+地址位，其中区域标记位作为高位加在地址位前就可以了。
需要注意的是，每4KB的地址空间上仅能有一种REGION标记，也就是区域分割的最小单元为4KB。

wiggle coin
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### 回答1： 写 AXI4 协议接口代码需要对 AXI4 的协议标准有一定的了解，下面是一份简化版的 Verilog 代码： ```verilog module axi4_interface ( input wire clk, input wire reset, // AXI4 控制信号 input wire awvalid, output wire awready, input wire [31:0] awaddr, input wire [3:0] awprot, input wire [2:0] awqos, input wire [3:0] awcache, input wire [3:0] awburst, input wire [7:0] awsize, input wire [3:0] awlen, output wire awid, input wire wvalid, output wire wready, input wire [31:0] wdata, input wire [3:0] wstrb, output wire wid, output wire bvalid, input wire bready, output wire [31:0] bresp, output wire [3:0] bid, input wire arvalid, output wire arready, input wire [31:0] araddr, input wire [3:0] arprot, input wire [2:0] arqos, input wire [3:0] arcache, input wire [2:0] arburst, input wire [7:0] arsize, input wire [3:0] arlen, output wire arid ); // ... 省略内部代码实现 endmodule ``` 这仅仅是 AXI4 协议接口的一个示例代码，具体实现还需要根据需求和应用场景进行更多的开发。 ### 回答2： 使用Verilog编写axi4协议的接口代码需要包括以下几个模块： 1. AXI4接口模块：定义AXI4接口的信号和协议规范。包括地址信号、数据信号、控制信号等。 ``` module axi4_interface ( input wire clk, input wire reset, // ... 其他信号 // 输入信号 input wire [31:0] awaddr, wdata, input wire [3:0] awprot, wstrb, input wire awvalid, input wire [31:0] araddr, input wire [3:0] arprot, input wire arvalid, input wire [1:0] bready, input wire [1:0] rready, // 输出信号 output wire awready, output wire [1:0] bresp, output wire [1:0] bvalid, output wire [31:0] rdata, output wire rresp, output wire [1:0] rvalid, // ... 其他信号 ); // ...接口实现 endmodule ``` 2. AXI4主机模块：根据AXI4接口规范对主机进行描述。包括发送和接收数据、断言和控制信号的判断等。 ``` module axi4_master ( input wire clk, input wire reset, // ... 其他信号 ); wire [31:0] awaddr, wdata; wire [3:0] awprot, wstrb; wire awvalid; wire [31:0] araddr; wire [3:0] arprot; wire arvalid; wire [1:0] bready; wire [1:0] rready; wire awready; wire [1:0] bresp; wire [1:0] bvalid; wire [31:0] rdata; wire rresp; wire [1:0] rvalid; // ... 主机逻辑，如发送数据、接收数据等 // 实例化AXI4接口 axi4_interface inst ( .clk(clk), .reset(reset), .awaddr(awaddr), .wdata(wdata), .awprot(awprot), .wstrb(wstrb), .awvalid(awvalid), .araddr(araddr), .arprot(arprot), .arvalid(arvalid), .bready(bready), .rready(rready), .awready(awready), .bresp(bresp), .bvalid(bvalid), .rdata(rdata), .rresp(rresp), .rvalid(rvalid) // ...其他信号连接 ); endmodule ``` 3. AXI4从设备模块：根据AXI4接口规范对从设备进行描述。包括接收和发送数据、断言和控制信号的判断等。 ``` module axi4_slave ( input wire clk, input wire reset, // ... 其他信号 ); wire [31:0] awaddr, wdata; wire [3:0] awprot, wstrb; wire awvalid; wire [31:0] araddr; wire [3:0] arprot; wire arvalid; wire [1:0] bready; wire [1:0] rready; wire awready; wire [1:0] bresp; wire [1:0] bvalid; wire [31:0] rdata; wire rresp; wire [1:0] rvalid; // ... 从设备逻辑，如接收数据、发送数据等 // 实例化AXI4接口 axi4_interface inst ( .clk(clk), .reset(reset), .awaddr(awaddr), .wdata(wdata), .awprot(awprot), .wstrb(wstrb), .awvalid(awvalid), .araddr(araddr), .arprot(arprot), .arvalid(arvalid), .bready(bready), .rready(rready), .awready(awready), .bresp(bresp), .bvalid(bvalid), .rdata(rdata), .rresp(rresp), .rvalid(rvalid) // ...其他信号连接 ); endmodule ``` 以上是一个基本的axi4协议的接口代码，具体根据实际需求可以进行更详细的定义和实现。 ### 回答3： 在使用Verilog编写AXI4协议的接口代码时，以下是一个示例： ```verilog // AXI4接口定义 module axi4_interface ( input wire clk, // 时钟信号 input wire reset, // 复位信号 // 读命令接口 input wire arvalid, // 有效读命令信号 output wire arready, // 读命令就绪信号 input wire [7:0] araddr, // 读地址信号 input wire [2:0] arprot, // 读保护类型信号 // 读数据接口 output wire rvalid, // 有效读数据信号 input wire rready, // 读数据就绪信号 output wire [31:0] rdata, // 读数据信号 output wire [1:0] rresp, // 读响应状态信号 // 写命令接口 input wire awvalid, // 有效写命令信号 output wire awready, // 写命令就绪信号 input wire [7:0] awaddr, // 写地址信号 input wire [2:0] awprot, // 写保护类型信号 // 写数据接口 input wire wvalid, // 有效写数据信号 output wire wready, // 写数据就绪信号 input wire [31:0] wdata, // 写数据信号 input wire [3:0] wstrb, // 写使能信号 // 写响应接口 output wire bvalid, // 有效写响应信号 input wire bready, // 写响应就绪信号 output wire [1:0] bresp // 写响应状态信号 ); // 初始化时钟、复位等信号 always @(posedge clk or posedge reset) begin if (reset) begin // 在复位期间将所有信号置零 arready <= 0; rvalid <= 0; rdata <= 0; rresp <= 0; awready <= 0; wready <= 0; bvalid <= 0; bresp <= 0; end else begin // 读命令接口 if (arvalid && arready) begin arready <= 0; end else if (!arvalid && !arready) begin arready <= 1; end // 读数据接口 if (rvalid && rready) begin rvalid <= 0; end else if (!rvalid && !rready) begin rvalid <= 1; end // 写命令接口 if (awvalid && awready) begin awready <= 0; end else if (!awvalid && !awready) begin awready <= 1; end // 写数据接口 if (wvalid && wready) begin wready <= 0; end else if (!wvalid && !wready) begin wready <= 1; end // 写响应接口 if (bvalid && bready) begin bvalid <= 0; end else if (!bvalid && !bready) begin bvalid <= 1; end end end endmodule ``` 这是一个简单的AXI4接口的代码示例，其中包括了读命令、读数据、写命令、写数据和写响应等接口。你可以根据自己的需要进行修改和扩展。请注意，这只是一个接口定义，具体的功能和实现需要根据设计的具体需求来完成。

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