VCS常用参数说明

VCS常用参数说明

仿真步骤（两步法）

compiling

构建实例的层次结构,并且生成二进制可执行文件simv,该二进制可执行文件后续会用于仿真.

Simulating

运行simv来执行仿真过程。

常用参数说明

参数	作用
-f flielist.f	文件列表
-timescale=1ns/1ps	仿真时间单位与精度
-full64	使用64位模式进行编译，生成适用于64位操作系统的仿真可执行文件
-sverilog	以system verilog格式解析
-l	log文件位置
-ssf	指定fsdb的路径
-debug_access+f/r/all	f:用于将值写入（存入）寄存器和变量，以及将值强制写入寄存器、变量和网络; r:在部分调试读取模式下编译/细化设计; all：启用所有级别的调试信息
-debug_region=cell+lib	波形加载memory lib cell simulation model的内部信号
-cm	指定使能覆盖率的类型，包括line、cond、fsm、tgl、path、branch和assert等。
cm_dir	指定覆盖率统计结果的存放路径，默认是simv.vdb，更改默认的coverage model生成的目录。
-cm_name	修改默认的test目录。对于每一个test，生成的coverage数据，默认是在simv.vdb/snps/coverage/db/testdata/test目录下。
-cm_hier	指定覆盖率统计的范围，可以指定是module名、层次名和源文件等。
-cm_line contassign	收集行覆盖率，并且忽略连续赋值语句。
-cm_cond nocasedef	在统计case语句的条件覆盖率时，不考虑default条件未达到的情况
+incdir	在指定目录下搜索include文件
+v2k	指示VCS编译器使用Verilog 2001标准进行编译
+vc	启用VC的特定功能，例如多进程编译、仿真并行执行等
+incdir	在指定目录下搜索include文件
-nospecify	用于关闭“specify”块的执行。在 Verilog 中，“specify”块用于定义时序关系，这些关系可以在模拟期间被用来检查。
-notimingcheck	关闭时序检查

注意点：
“-”参数通常用于控制编译过程
“+”参数通常用于控制验证环境的行为
flist中的 .v为设计coding文件

详细参数说明可参考synopsys官网