Vivado调试问题总结1

1、输入信号高位高阻，低位正常
原因分析
仿真时未赋初值的情况下一般都是X（不定值）或者Z（高阻态）。
解决方法
核对testbench中的顶层仿真模块的信号与调用模块中的信号位宽是否对应找到对应
2、error:port connections cannot be mixed ordered and named
原因分析
语法错误，模块调用时最后一个信号后多了逗号
解决方法
删除多余的逗号即可
3、报错如下：
原因分析
未将testbenche set as top
解决方法
将测试文件 set as top 即可
4、参数说明
`timescale 仿真时间单位/时间精度
5、关键报错信息如下：
INFO: [USF-XSim-2] XSim::Compile design
INFO: [USF-XSim-61] Executing ‘COMPILE and ANALYZE’ step in ‘E:/work/vivado test/test/test.sim/sim_1/behav/xsim’
“xvlog --incr --relax -prj TEST_vlog.prj”
解决方法：
1、删除工程文件夹下，*.sim文件夹下的文件后重仿真即可

6、调试时，verilog仿真输出与matlab仿真输出绝大多数输出正确，存在个别错误情况时。
原因分析
首先考虑输入数据是否溢出，其次考虑中间级及逻辑是否正常
解决方法
找到结果不一致的位置，判断对应软硬件输入不一致，即输入数据在硬件中存在溢出，将输入数据调整至不溢出后结果正常。（若输入一致则需按级排查）
7、testbench编写注意事项（主要是仿真输入信号的生成）
1.信号有效值在下降沿跳变
2.输入数据也在下降沿跳变
其他输入信号也类似，此种操作避免因在上升沿时跳变，导致不稳定或者歧义。