AXI总线简介（一）

AXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输应用。

AXI协议是基于burst的传输，并且定义了5个独立的传输通道：读地址通道、读数据通道、写地址通道、写数据通道、写响应通道。地址通道携带控制消息用于描述被传输的数据属性，数据传输使用写通道来实现“主”到“从”的传输，“从”使用写响应通道来完成一次写传输；读通道用来实现数据从“从”到“主”的传输。

读通道架构

写通道架构

AXI是基于VALID/READY的握手机制数据传输协议，传输源端使用VALID表明地址/控制信号、数据是有效的，目的端使用READY表明自己能够接收信息。

读/写地址通道：读、写传输每个都有自己的地址通道，对应的地址通道承载着对应传输的地址控制信息。

读数据通道：读数据通道承载着读数据和读响应信号包括数据总线（8/16/32/64/128/256/512/1024bit）和指示读传输完成的读响应信号。

写数据通道：写数据通道的数据信息被认为是缓冲（buffered）了的，“主”无需等待“从”对上次写传输的确认即可发起一次新的写传输。写通道包括数据总线（8/16...1024bit）和字节线（用于指示8bit 数据信号的有效性）。

写响应通道：“从”使用写响应通道对写传输进行响应。所有的写传输需要写响应通道的完成信号。

全局信号

信号名	源	描述
ACLK	时钟源	全局时钟信号
ARESETn	复位源	全局复位信号，低有效

写地址通道信号

信号名	源	描述
AWID	主机	写地址ID，用来标志一组写信号
AWADDR	主机	写地址，给出一次写突发传输的写地址
AWLEN	主机	突发长度，给出突发传输的次数
AWSIZE	主机	突发大小，给出每次突发传输的字节数
AWBURST	主机	突发类型
AWLOCK	主机	总线锁信号，可提供操作的原子性
AWCACHE	主机	内存类型，表明一次传输是怎样通过系统的
AWPROT	主机	保护类型，表明一次传输的特权级及安全等级
AWQOS	主机	质量服务QoS
AWREGION	主机	区域标志，能实现单一物理接口对应的多个逻辑接口
AWUSER	主机	用户自定义信号
AWVALID	主机	有效信号，表明此通道的地址控制信号有效
AWREADY	从机	表明“从”可以接收地址和对应的控制信号

写数据通道信号

信号名	源	描述
WID	主机	一次写传输的ID tag
WDATA	主机	写数据
WSTRB	主机	写数据有效的字节线，用来表明哪8bits数据是有效的
WLAST	主机	表明此次传输是最后一个突发传输
WUSER	主机	用户自定义信号
WVALID	主机	写有效，表明此次写有效
WREADY	从机	表明从机可以接收写数据

写响应通道信号

信号名	源	描述
BID	从机	写响应ID tag
BRESP	从机	写响应，表明写传输的状态
BUSER	从机	用户自定义
BVALID	从机	写响应有效
BREADY	主机	表明主机能够接收写响应

读地址通道信号

信号名	源	描述
ARID	主机	读地址ID，用来标志一组写信号
ARADDR	主机	读地址，给出一次写突发传输的读地址
ARLEN	主机	突发长度，给出突发传输的次数
ARSIZE	主机	突发大小，给出每次突发传输的字节数
ARBURST	主机	突发类型
ARLOCK	主机	总线锁信号，可提供操作的原子性
ARCACHE	主机	内存类型，表明一次传输是怎样通过系统的
ARPROT	主机	保护类型，表明一次传输的特权级及安全等级
ARQOS	主机	质量服务QoS
ARREGION	主机	区域标志，能实现单一物理接口对应的多个逻辑接口
ARUSER	主机	用户自定义信号
ARVALID	主机	有效信号，表明此通道的地址控制信号有效
ARREADY	从机	表明“从”可以接收地址和对应的控制信号

读数据通道信号

信号名	源	描述
RID	从机	读ID tag
RDATA	从机	读数据
RRESP	从机	读响应，表明读传输的状态
RLAST	从机	表明读突发的最后一次传输
RUSER	从机	用户自定义
RVALID	从机	表明此通道信号有效
RREADY	主机	表明主机能够接收读数据和响应信息

低功耗接口信号

信号名	源	描述
CSYSREQ	时钟控制器	系统退出低功耗请求，此信号从“时钟控制器”到“外设”
CSYSACK	外设	退出低功耗状态确认
CACTIVE	外设	外设请求时钟有效