verilog除法器

FPGA除法器设计实现
除法器设计需要注意：
1、两个输入值最高位可能不是0，如4位的除数，但实际是4‘b0001
2、余数和商要和被除数位数一样，如除数为1，商等于被除数。
3、要判断除数不等于0.
原理：
从被除数最高位开始，一次移一位，判断是否大于除数，大于除数，减去除数，商加1。
程序：

`timescale 1ns / 1ps
module div_top(
input [15:0] a,
input [7:0] b,
output  [15:0] shang,
output  [15:0] yushu
    );
reg [31:0] temp_a;//高16位存余数，第16位存商
integer i;
always@(*