verilog
文章平均质量分 66
weixin_43189165
这个作者很懒,什么都没留下…
展开
-
【8B10B编解码及verilog(xilinx example)解析】
简单介绍8b10b编解码方法原创 2023-09-21 15:31:36 · 930 阅读 · 0 评论 -
ADC12D1600使用及FPGA采集
1.测试环境采用V7采集ADC12D1600,通过内部ila观察信号2.ADC12D1600配置使用通过V7通过Non-ECM配置1600可工作与几种模式,DEMUX和DES,每种模式对应的时钟频率和数据格式不一样例如同时工作与DEMUX和DES时,时钟频率为400M说明:DES模式双通道同时采样,采样频率可达3.2G,每个通道采样1600M,双沿输出,输出频率800MDEMUX模...原创 2020-04-27 10:45:40 · 1970 阅读 · 3 评论 -
AXI Stream 转AXI4 DMA IP设计
1.设计目的axi stream接口无法直接通过axi4写内存,在项目使用中,经常遇到stream接口,例如srio、图像等,经过pcie传输,器件厂家虽然提供IP,但是使用不方便。2.设计流程2.1stream写stream接口:tvalid:输入有效信号,高有效tready:输出流控信号,高有效tlast:输入数据尾信号,高有效tkeep:输入数据字节使能信号,高有效tus...原创 2020-03-23 10:37:53 · 4183 阅读 · 0 评论