verilog消抖电路

1、请设计一个去抖动电路，要求能过滤脉冲宽度在2个时钟周期内的抖动。

module dbc(
input clk,
input rst_n,
input signal_i,
output signal_o
);
reg [2:0] signal_3;

always@(posedge clk or negedge rst_n) begin
	if(!rst_n)
		signal_3 <= 0;
	else begin
		signal_3 <= {
    signal_3[1:0],signal_i }