weixin_43757476的博客

当主时钟不满足我们要求时，我们就可以用vivado中的PLL ip核进行分频或者倍频； pll.v `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2021/06/12 15:18:31 // Design Name: // Module Name: pl

flow_led.v `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2021/06/06 11:08:25 // Design Name: // Module Name: flow_led // Project Name: // Target Devi

代码： `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2021/06/06 11:08:25 // Design Name: // Module Name: flow_led // Project Name: // Target Devices: /

FPGA_KC705_流水灯 实验环境 编译软件及版本：vivado2018.2 硬件语言：Verilog 硬件开发板：Xilinx Kintex—7 KC705 前言   我胡汉三又回来啦，Hhh   KC705这板子真的跟ZYNQ的不一样，太多坑了，必须填！ 正文   与软件编程里的"Hello World!"一样，硬件编程里的流水灯是非常经典的入门实验，因为它能让你初步开始掌握硬件里的时钟，时钟是非常非常非常重要的，以后就慢慢知道了。   本来以为之前有用过ZYNQ板子的经验，能很快上手，结果发现大