FPGA_VIVADO_verilog_学习记录
加菲~
很久没写了,还是要坚持写写博客,记录一下自己的成长
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Verilog计数器
新学了一种计数器,只用考虑加一条件和结束条件;cnt0.v`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2021/06/12 17:25:52// Design Name: // Module Name: cnt0// Project Name:原创 2021-06-12 17:58:08 · 1006 阅读 · 0 评论 -
FPGA_FSM_3段式状态机
实现代码:fsm_coin_test1.v`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2021/06/11 12:06:12// Design Name: // Module Name: fsm_coin_test1// Project Na.原创 2021-06-11 17:06:41 · 144 阅读 · 0 评论 -
verilog_移位寄存器_仿真(程序逐句解释)
前言 之前老是想着学的快点,就直接编译了程序就下载在开发板上跑,后来发现这样不行,因为如果程序有问题,验证和纠错的时间成本太高了(毕竟vivado跑一次花的时间很长),反过来学习仿真,下面是一点心得和体会。开发环境编译软件及版本:vivado 2019.2编译语言:verilog 网上随便找了一个简单程序和仿真,先实现复现,再谈其他。下面我将先给出代码和仿真截图,再说具体的东西。移位寄存器程序代码:`timescale 1ns / 1ps/////////////////////////原创 2020-10-19 16:00:45 · 9474 阅读 · 1 评论 -
FPGA_VIVADO_verilog_八个流水灯_1
FPGA_VIVADO_verilog_八个流水灯_1实验环境前言正文流水灯程序代码管脚约束程序代码实验结果参考文献实验环境编译软件及版本:vivado 2019.2编译语言:verilog硬件开发板:MiZ702N前言最近开始学习FPGA,开始记录自己踩的坑,不然会忘,废话不多说 ,下面进入正题。正文我做了两种流水灯的实现,一种是全亮,逐个熄灭其中一个;另一种是全灭,逐个点亮;下文记录的是全亮,逐个熄灭其中一个这种。流水灯程序代码`timescale 1ns / 1ps // //原创 2020-10-15 20:55:41 · 11061 阅读 · 2 评论