KC705_PLL——差分时钟分频/倍频

当主时钟不满足我们要求时，我们就可以用vivado中的PLL ip核进行分频或者倍频；
pll.v

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
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// Create Date: 2021/06/12 15:18:31
// Design Name: 
// Module Name: pll_01
// Project Name: 
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// Dependencies: 
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// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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module pll_01(
    input sys_clk_p,
    input sys_clk_n,
    output clk_80MHz