SystemVerilog Testbench验证平台（一）结构及其组件

前言：初步踏入芯片验证的大门，就把CSDN当作我的笔记本，记录一下在CSDN上不太常见的内容（也可能是我没搜到），还有自己学习的理解，希望别人也能做个参考有所收获。由于我目前也是刚开始自学芯片验证1个月的小白，所以难免有理解不足或错误的地方，欢迎指出，一起交流。

一、验证平台与设计之间的关系

在仿真时，测试平台会把整个待测设计（DUT，有些地方也叫DUV）包围起来，如图1所示，这也是我在初学验证时见过无数次的图了。测试平台会产生激励输入到待测设计，并捕获待测设计产生的响应（输出），将其与预期输出进行比较来检查设计的功能正确性。

二、测试平台结构

上面的图非常简单，继续学习后我们了解到，在测试平台内部，大致有4个重要的功能块，分别为时钟/复位信号生成器、激励发生器、监视器和比较器（也叫记分板，英文scoreboard），他们之间的关系如图2所示。激励发生器生成测试用例输入被验证设计和监视器，被验证设计产生响应输出发送给比较器，监视器产生预期输出发送给比较器，二者结果在比较器中完成比较，从而检查设计的功能是否正确。