Verilog 位拼接运算符 { }

虽然Verilog HDL和C语言长得很像，但是在学习verilog的过程中还是遇到了一些和C完全不同的语法，比如拼接运算符 { }

注意： 这个{ }的使用跟C语言一点关系没有，Verilog语言表示代码区块是用begin-end来表示

1. 定义

• 位拼接运算符{ }用于将两个或多个信号拼接起来，表示一个整体的信号

例如一个一位全加器可以将进位输出和结果拼接在一起：

module fulladder(a, b, cin, sum, cout);
input a, b, cin;
output sum, cout;

assign