基于vivado的IP核仿真真双口RAM

该例程中，在count为101（>100）后开始往地址4到20写入1-5，然后在count为111（>110）的时候读出写入的数据。
operating mode选择为write first，在一个时钟周期里，写入内存单元的数据被同步输出到输出数据总线上，块RAM的读延时为两个时钟周期，写延时为0，但是RAM 中的内容是在写的下一个时钟改变。

仿真结果：

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参考文献：
[1] FPGA 内部双口块RAM 读写实现
[2] 双口RAM及Vivado RAM IP核的使用