verilog作业

最新推荐文章于 2021-06-27 16:21:57 发布
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分类专栏： 数字电路 文章标签： verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_44179485/article/details/113481245
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verilog作业

2020-5-30

1.按键

采用硬件描述语言（Verilog HDL），设计4个独立按键的按键检测电路，在数码管上显示优先级最高按键的键值。要求：无键按下时，数码管不显示(灭掉)。……具体代码如下，试补充完空白处的代码。

module My_key_Display(Key_In,Seg_out,Led_out);
    input [3:0]  Key_In;     // 按键输入           
    output reg [3:0]  Led_out;   //LED显示          
    output reg __________;   //  数码管显示        
    wire [1:0]  Key_Value;  // 键值编码变量       
    wire  En_out;         // 按键标记变量      
    assign Key_Value[1]=~ Key_In[3]| Key_In[3]&(~ Key_In[2]);
    assign Key_Value[0]=~ Key_In[3]| Key_In[3]& Key_In[2]&(~ Key_In[1]);
    assign En_out =~(Key_In[3]& Key_In[2]& Key_In[1]& Key_In[0]);
    always @(Key_Value)
        begin
            if(En_out)
                begin
                    case(______________)
                        2'b00: begin  Led_out=4'b0001; Seg_out=7'b0000001; end
                        2'b01: begin  Led_out=4'b0010; Seg_out=7'b1001111; end
                        2'b10: begin  Led_out=4'b0100; Seg_out=7'b0010010; end
                        2'b11: begin  Led_out=4'b_____; Seg_out=7'b0000110; end
                    endcase
                end
            else 
                begin  
                    Led_out=4'b0000; 
                    Seg_out=7'b1111111; 
                end
        end
endmodule

// 采用硬件描述语言（Verilog HDL），设计4个独立按键的按键检测电路，
// 在数码管上显示优先级最高按键的键值。
// 要求：无键按下时，数码管不显示(灭掉)。……具体代码如下，试补充完空白处的代码。

module My_key_Display(Key_In,Seg_out,Led_out);
    input [3:0]  Key_In;     // 按键输入
    output reg [3:0]  Led_out;   //LED显示
    output reg Seg_out;   //  数码管显示
    wire [1:0]  Key_Value;  // 键值编码变量
    wire  En_out;         // 按键标记变量
    assign Key_Value[1]=~ Key_In[3]| Key_In[3]&(~ Key_In[2]);
    assign Key_Value[0]=~ Key_In[3]| Key_In[3]& Key_In[2]&(~ Key_In[1]);
    assign En_out =~(Key_In[3]& Key_In[2]& Key_In[1]& Key_In[0]);

    always @(Key_Value)
        begin
            if(En_out)
                begin
                    case(Key_Value)
                        2'b00:
                            begin
                                Led_out=4'b0001;
                                Seg_out=7'b0000001;
                            end
                        2'b01:
                            begin
                                Led_out=4'b0010;
                                Seg_out=7'b1001111;
                            end
                        2'b10:
                            begin
                                Led_out=4'b0100;
                                Seg_out=7'b0010010;
                            end
                        2'b11:
                            begin
                                Led_out=4'b1000;
                                Seg_out=7'b0000110;
                            end
                    endcase
                end
            else
                begin
                    Led_out=4'b0000;
                    Seg_out=7'b1111111;
                end
        end
endmodule

2.七段显示译码器

采用Verilog HDL代码描述某BCD–七段显示译码器，代码如下，试补充完空白处代码。

7段数码管是利用不同发光段组合的方式来显示不同的数码，为了试数码管能将数码所代表的数显示出来，必须将数码经译码器译出，然后经驱动器点亮对用的段。结构图如下图1.1。　　比如要显示数值5，须将a, f, g, c, d各段点亮。

module My_7Seg_Display(In_Data,En,Seg_out);
    input ______________ ;
    input En;
    output __________________;    //七段显示译码器输出端
    always @(En, In_Data)
        begin
            if (En)
                begin
                    case(_____________)
                        4'd0:
                            Seg_out=7'b__________;
                        4'd1:
                            Seg_out=7'b1111001;
                        4'd2:
                            Seg_out=7'b0100100;
                        4'd3:
                            Seg_out=7'b0110000;
                        4'd4:
                            Seg_out=7'b0011001;
                        4'd5:
                            Seg_out=7'b0010010;
                        4'd6:
                            Seg_out=7'b0000011;
                        4'd7:
                            Seg_out=7'b1111000;
                        4'd8:
                            Seg_out=7'b0000000;
                        4'd9:
                            Seg_out=7'b0011000;
                        default:
                            Seg_out=7'b1111111;
                    endcase
                end
            else
                Seg_out=_________________;
        end
endmodule

上面显示的是_____共阳__ 类型的七段显示译码器？（填写：共阴或者共阳）

// 采用Verilog HDL代码描述某BCD--七段显示译码器，代码如下，试补充完空白处代码。

module My_7Seg_Display(In_Data,En,Seg_out);
    input In_Data ;
    input En;
    output Seg_out;    //七段显示译码器输出端
    always @(En, In_Data)
        begin
            if (En)
                begin
                    case(In_Data)
                        4'd0:
                            Seg_out=7'b1000000;
                        4'd1:
                            Seg_out=7'b1111001;
                        4'd2:
                            Seg_out=7'b0100100;
                        4'd3:
                            Seg_out=7'b0110000;
                        4'd4:
                            Seg_out=7'b0011001;
                        4'd5:
                            Seg_out=7'b0010010;
                        4'd6:
                            Seg_out=7'b0000011;
                        4'd7:
                            Seg_out=7'b1111000;
                        4'd8:
                            Seg_out=7'b0000000;
                        4'd9:
                            Seg_out=7'b0011000;
                        default:
                            Seg_out=7'b1111111;
                    endcase
                end
            else
                Seg_out=7'b1111111;
        end
endmodule

3.序列信号发生器

某序列信号发生器的电路符号如下图所示，对应的Verilog HDL代码如下，试补充完空白处代码。

// 某序列信号发生器的电路符号如下图所示，对应的Verilog HDL代码如下，试补充完空白处代码。

module xl_generate(dout, clk, clr);
    output  dout;
    input  clk, clr;
    _______________;
    reg [7:0]  q;
    always @(posedge clk)
        begin
            if(clr)
                begin
                    dout<=0;
                    q<=8'b10110101;
                end
            else
                begin
                    dout<=q[7];
                    q<={q[6:0],________};
                end
        end
endmodule

// 某序列信号发生器的电路符号如下图所示，对应的Verilog HDL代码如下，试补充完空白处代码。

module xl_generate(dout, clk, clr);
    output  dout;
    input  clk, clr;
    reg dout;
    reg [7:0]  q;
    always @(posedge clk)
        begin
            if(clr)
                begin
                    dout<=0;
                    q<=8'b10110101;
                end
            else
                begin
                    dout<=q[7];
                    q<={q[6:0],q[7]};
                end
        end
endmodule

4.分频器

采用Verilog，设计一个分频器，将50MHz时钟分频得到占空比为50%的2Hz时钟。试补充完空白处代码。

module  Counter_50MHz(clk_in,clk_out);
    input clk_in;
    output reg clk_out;
    reg [25:0] count;
    parameter N=26'd25000000;
    always @(posedge _______)
        begin
            if(count==N/2-1)
                begin
                    clk_out=_________;
                    count<=0;
                end
            else
                begin
                    count<=_________;
                end
        end
endmodule

module  Counter_50MHz(clk_in,clk_out);
    input clk_in;
    output reg clk_out;
    reg [25:0] count;
    parameter N=26'd25000000;
    always @(posedge clk_in)
        begin
            if(count==N/2-1)
                begin
                    clk_out=~clk_out;
                    count<=0;
                end
            else
                begin
                    count<=count+1;
                end
        end
endmodule

5.可变计数器

下面为某可变计数器的Verilog HDL代码，当A=1时，为7进制；当A=0时，为9进制。试补充完空白处代码。

module Alterable_Counter(A, clk, Q);
    input  clk, A;
    output  reg [3:0] Q;
    parameter N=7;
    parameter M=9;
    always @(posedge clk)
        begin
            if(A)
                begin
                    if (__________)
                        begin
                            Q<=0;
                        end
                    else
                        begin
                            Q<=_______;
                        end
                end
            else
                begin
                    if (___________)
                        begin
                            Q<=0;
                        end
                    else
                        begin
                            Q<=Q+1;
                        end
                end
        end
endmodule

module Alterable_Counter(A, clk, Q);
    input  clk, A;
    output  reg [3:0] Q;
    parameter N=7;
    parameter M=9;
    always @(posedge clk)
        begin
            if(A)
                begin
                    if (Q==N-1)
                        begin
                            Q<=0;
                        end
                    else
                        begin
                            Q<=Q+1;
                        end
                end
            else
                begin
                    if (Q==M-1)
                        begin
                            Q<=0;
                        end
                    else
                        begin
                            Q<=Q+1;
                        end
                end
        end
endmodule

6.等级判别电路

采用Verilog，设计产品等级判别电路。要求：某产品有三项指标。现规定，当3项指标全部达标为一等品；当A达标，而B和C仅有一项达标为二等品；当A不达标，B和C同时达标为三等品。具体代码如下，试补充完空白处的代码。（注意字母都是大写的）

module  Product_detector(A,B,C,F1,F2,F3);
    input  A,B,C;
    output  F1,F2,F3;
    assign  F1=_______________;
    assign  F2=_______________;
    assign  F3=_______________;
endmodule

module  Product_detector(A,B,C,F1,F2,F3);
    input  A,B,C;
    output  F1,F2,F3;
    assign  F1=A&B&C;
    assign  F2=~A&B&C;
    assign  F3=(A&~B&C)|(A&B&~C);
endmodule
bmNkotc2AECynaY6
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Verilog设计作业
liyaxin9256的博客
10-29 1490
用verilogshi实现 （一）拼接4-16译码器： 编辑代码如图 仿真图片如图 （二）设计M=12的计数器 代码如图 仿真结果如图 （三）设计M=20的计数器 代码如下 仿真结果如图 （四）设计一个计数器，从0递增1计数到9，然后递减1计数到0，如此往复。例如：0,1,2…9,8,7…0,1,2… 代码如图 仿真结果如图
VerilogHDL哈工大数电大作业(血型匹配-学号显示-学号计数-状态转换四合一程序)
03-05
目录 1 数字电路技术——HDL设计 3 概述 3 作业要求 3 第一题 3 第二题 4 第三题 4 第四题 4 准备工作——部分模块的驱动设计 4 引脚约束文件 4 时钟切换模块的设计 5 四位七段数码管驱动模块 7 输出引脚控制切换模块 10 任务一 —— 血型匹配 13 分析任务 13 编写任务一子模块程序 14 程序解读 16 编写顶层模块程序 17 RTL原理图检查 19 效果检查 19 任务二 —— 显示译码电路 20 分析任务 20 编写任务二子模块程序 20 编写顶层模块程序 21 RTL原理图检查 22 效果检查 22 任务三 —— 计数器 23 分析任务 23 编写任务三子模块程序 23 编写顶层模块程序 24 RTL原理图检查 25 效果检查 26 任务四 —— 状态转换 26 分析任务 26 编写任务四子模块程序 27 编写顶层模块程序 28 RTL原理图检查 29 效果检查 29 附录一 RTL原理图综合版 30 附录二 源程序 31 顶层模块 31 任务一子模块 33 任务二子模块 34 任务三子模块 34 任务四子模块 35 数码管驱动子模块 35 拨码开关暂存子模块 36 输出引脚控制切换子模块 37 时钟切换子模块 37
Verilog作业（一）
06-10 612
〇、关于本文 本文我的Verilog课程作业，由于我尚处在初学阶段，并且这门课和我实际工作的关系并不大，因此代码仅供参考。 我使用的编译环境为iverilog，在Windows下运行。 一、4-1选择器 文件a.v代码 module mux4_1(out, in0, in1, in2...
Verilog作业（三）
06-15 298
〇、关于本文 本文我的Verilog课程作业，由于我尚处在初学阶段，并且这门课和我实际工作的关系并不大，因此代码仅供参考。 我使用的编译环境为iverilog，在Windows下运行。 一、题目及代码 设计一个101序列发生器（a.v内容），同步时钟触发。设计一个序列检测器（b.v...
Verilog作业（二）
06-11 266
〇、关于本文 本文我的Verilog课程作业，由于我尚处在初学阶段，并且这门课和我实际工作的关系并不大，因此代码仅供参考。 我使用的编译环境为iverilog，在Windows下运行。 一、将一个波形的频率增大4倍 设计一个周期为10ns的时钟clk1，占空比为50%，并设计一个四分频...
verilog:verilog 作业
07-02
在这个"verilog:verilog 作业"中，我们将深入探讨Verilog的关键概念和技术。 1. **基本语法与数据类型** Verilog提供了丰富的数据类型，包括wire、reg、integer、real、byte等。Wire类型常用来表示电路的连接，而...
verilog-hdl.zip_verilog大作业
09-19
在这个名为"verilog-hdl.zip"的压缩包中，包含了Verilog语言的一些典型算法和算例，适用于西安电子科技大学（西电）的学生进行大作业设计。这些算例对于理解和掌握Verilog语言的精髓至关重要，同时也有助于提升在可...
Verilog程序设计与仿真作业.docx
02-18
芯片及拓展功能Verilog仿真 芯片清单：CD4532、74X138、74HC4511、74HC151、74HC85、74HC283、74HC/HCT194、74LVC161 拓展功能： 1、 用二片CD4532构成16-4线优先编码器； 2、 用74X139和74X138构成5线-32线译码器；...
Verilog大作业图像旋转
09-28
Verilog 图像旋转大作业 在本大作业中，我们将使用 Verilog 语言来实现图像旋转90度，并使用 C++ 语言读取图片和生成旋转后的图片。 图像旋转的需求分析 在图像处理领域中，图像旋转是一个非常重要的操作。旋转...
实验12_数字逻辑_verilog_实验作业_
10-03
本实验“实验12_数字逻辑_verilog_实验作业_”主要关注使用Verilog实现基础的数字逻辑功能，特别是设计一个Clock时钟。 数字逻辑是电子工程的基础，它涉及二进制数系统、基本逻辑门（如与门、或门、非门、异或门等...
verilog HDL多功能洗衣机
06-02
多功能洗衣机，包含正转和反转，即正向和反向计数，和自由设置循环次数和循环时间，包含5秒待机和倒计时警报和紧急情况待机功能，最完整的ise14.7工程
VerilogHDL课件 北京大学 于敦山
10-09
北京大学内部教学课件 VerilogHDL所有相关知识 语法与应用
基于FPGA的数字电路大作业
06-19
通过一个学期的数字电子技术的学习，我掌握了很多原理和一些芯片的用法。懂了一些理论知识也就渴望通过一些实践的机会来验证理论。对于这次数电实验大作业 用了四个按键从左到右分别对应四位二进制低位到高位。输入四位二进制，代码里进行进制转换显示在单位晶体管上。我设置初始化密码为5，即输入为1010时锁为打开，显示为p10的灯为亮，如果摁键是错误的，p10的灯显示为灭，与此同时蜂鸣器以我分频后的频率响。
按键检测和消抖的verilogHDL实现
06-24
按键检测与消抖的verilogHDL实现，具有很完善的接口定义，宏定义方便用户更改为适合自己的开发板，已经通过FPGA和ASIC验证。
大作业-简易购物车
dizao8501的博客
11-04 415
简易购物车 1. 效果展示 均为gif，加载过程请耐心等待 2. 细节介绍 源码地址：https://github.com/dongmingchao/JavaPTA/blob/master/src/six/ShoppingCartDemo2.java 1. 使用JavaFX，JavaFX的特性就是fxml，从fxml中读取布局 使用lookup方法 先读入资源 ...
大作业实录：基于 verilog 的简易抢答器设计和 quartusII 仿真
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四路抢答器 responder 设计一、设计需求二、模块划分和参考代码1. 系统框图2. 按键输入模块3. 控制模块4. 倒计时模块5. 抢答信号编码模块（优先编码器）6. 七段数码管译码模块7. 数码管动态扫描模块8. 分频模块 一、设计需求 1. 主持人复位抢答器，按动 Start 开关开始抢答 2. 四位抢答选手，编号01~04，控制抢答开关 3. 抢答倒计时60s 4. 若记时期间有人抢答，将抢答结果锁存，计时复位 5. 若计时期间无人抢答，计时结束后计时复位 6. 显示模块显示倒计时和
Verilog HDL作业1_1
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Verilog HDL作业1目录Verilog HDL作业1目录 作业要求 Quartus RTL电路图 仿真波形 代码块作业要求信号定义： 信号名称 方向 位宽 说明 CLK 输入 1 输入时钟信号 RST 输入 1 输入复位清零信号，异步高电平有效 CNT 输出 3 输出计数值信号 计数器特征： 该计数器特征为，从0计数到5，然后又
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1、回归模型预测波士顿房价 （1）导入boston房价数据集 from sklearn import datasets# 波士顿房价数据集data = datasets.load_boston() import pandas as pd# 转为DataFramedataDF = pd.DataFrame(data.data,columns=data.feature_names)...
Verilog HDL期末作业
swagxxx的博客
06-27 683
1.实验目的： 熟悉Verilog语言的使用，熟练的使用modelsim软件，对老师期末布置的三个实验进行仿真。 2.实验内容： 1.数字逻辑基础与Verilog设计P174 图5.12 2.Verilog HDL（第二版）数字电路设计及仿真 十一章实验4 3.Verilog HDL 高级数字设计（第二版）p80 例4.8 3.实验原理： 4实验工具：PC机和modelsim软件。 5.实验截图： 第一个实验截图 第二个实验截图 第三个实验截图 6.实验视频： 由于视频文件过大，作者已发布在哔哩哔哩a
数电大作业verilog
最新发布
12-19
以下是一个使用Verilog语言实现的电梯控制器的示例代码： ```verilog module ElevatorController( input wire clk, // 时钟信号 input wire reset, // 复位信号 input wire up_button, // 上行按钮信号 input ...
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