design compiler使用中的问题解决记录

问题描述

1.进入dc后运行tcl脚本,总是提示 "can't open scripts xxxx:",使用ls -l 查看脚本权限发现均为rwx;
解决方法:进入dc后,使用source+路径+文件名的命令,如:
/work目录下有三个文件夹,分别为/scripts, /srl, /reports,运行/scripts下的run.tcl文件:

dc_shell> source ./scripts/run.tcl

注意:在dc中也可使用cd命令,但使用cd进入scripts目录后直接source文件仍存在上述问题;

2.tcl脚本中使用read_verilog或analyze读取多个verilog文件,总是提示 "can't open files xxxx:"
解决方法:使用大括号列表的形式,如:

read_verilog{……}

analyze -format verilog {./src/a.v
 ./src/b.v
./src/c.v
 ./src/d.v}

注意
1.多个文件之间不需要加符号分隔,只需一个文件一行即可;
2.tcl脚本中verilog源文件的路径是相对dc运行的路径而言的。比如文件结构为/mywork/src/a.v,在/mywork目录下运行dc,脚本位置在/mywork/scripts/run.tcl,那么脚本中指明verilog源文件的位置应当是相对于/mywork的,故为./src/a.v而非…/src/a.v.
3.analyze和read的区别:read后还需要link和current_design操作,以指明顶层模块;analyze则和elaborate连用,且可指定参数例化顶层(parameter)。

3.运行dc后会在目录下产生大量的中间文件,难以管理;
解决方法
在脚本中加入以下内容:

file mkdir ./work                                                                                                                                                     
define_design_lib WORK -path ./work

这样会在dc运行目录下自动生成一个文件夹work,中间文件将存储在这里。

后续继续补充~

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designcompiler 是一种用于硬件设计的高级综合工具,它能将硬件设计代码翻译成可综合的RTL(Register Transfer Level)描述。designcompiler文讲义是一本以文为语言编写的教材,旨在帮助学习者理解和掌握 designcompiler使用方法和技巧。 这本文讲义首先介绍了 designcompiler 的基本原理和工作流程,包括如何将高级硬件设计代码转化为逻辑网表,然后优化这个网表,并进行逻辑合成。讲义通过简单易懂的语言和图表展示了设计过程的各个环节,使读者能够全面理解 designcompiler 的工作原理。 接下来,这本讲义介绍了 designcompiler 的具体功能和使用方法。它详细说明了如何编写设计代码,并且指导读者如何设置和控制 designcompiler 的参数。讲义还包括实际的案例分析,通过这些案例,读者可以学习到如何使用 designcompiler 对设计进行综合和优化,以及如何进行时序约束和时序分析。 此外,这本文讲义还提供了一些常见问题的解答和示例代码,读者可以通过这些案例来实践和巩固所学知识。讲义还提供了一些设计技巧和实用建议,帮助读者更好地运用 designcompiler 进行设计。 综上所述,designcompiler文讲义是一本全面、易懂、实用的教材,它为学习者提供了学习和掌握 designcompiler 的基础知识和实践技能的指导。通过学习这本讲义,读者可以更好地理解硬件设计的过程,提高设计代码的质量和效率,从而更好地完成硬件设计任务。

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