AXI4的网格设计Block Design，添加信号，裁剪打包IP核

已于 2024-03-25 11:46:43 修改
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分类专栏： FPGA 文章标签： fpga开发 fpga
于 2024-03-03 11:20:00 首次发布
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一、引出时钟和时钟复位

然后同样的把主接口和从接口的两个时钟和两个reset信号连接在一起。

二、分配地址

三、验证设计

点击图中的Validate Design验证设计，如果不对的话会有报错

报错如下

四、Generate Output Product和Creat HDL Wrapper

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