AXI4的网格设计Block Design，添加信号，裁剪打包IP核

已于 2024-03-25 11:46:43 修改
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分类专栏： FPGA 文章标签： fpga开发 fpga
于 2024-03-03 11:20:00 首次发布
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一、引出时钟和时钟复位

然后同样的把主接口和从接口的两个时钟和两个reset信号连接在一起。

二、分配地址

三、验证设计

点击图中的Validate Design验证设计，如果不对的话会有报错

报错如下

四、Generate Output Product和Creat HDL Wrapper

4.1 Generate Output Product（产生verilog代码）

4.2 Creat HDL Wrapper(包装)

五、写一个Testbench

写的时候，直接根据打包好的verilog代码包，进行实例化

代码中引出的三个引脚是图中的三个引脚

六 、添加信号、给信号分组和给信号标颜色区分

6.1 添加新的信号

如图所示，第一个AXI模块的主接口信号就被加入到仿真的图像里面了

6.2 给信号分组

选中第一个信号

然后摁住shift，选中最后一个信号就可以批量选中了

在重新命名即可

6.3 给信号加颜色，易于区分

给AW写地址通道换个颜色易于区分

效果如图

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