verilog week1

verilog

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1.verilog实现补码运算

1.1 补码转换规则

为了方便计算，计算机中所有的数的形式都是以补码的形式存储。

补码的转换规则如下：

1.（正数）补码=（正数）本身

2.（负数）补码=（负数非符号位）取反加一
如果我们设置数字为无符号数，那么其遵循转换规则1即可
如果我们设置数字为有符号数，那么其正数遵循转换规则1，负数遵守规则2。

1.2 补码运算规则

在计算机中补码运算规则如下：
正数+正数=>(正数)补码+（正数）补码=（正数）补码
负数+负数=>（负数）补码+（负数）补码=>(负数)补码
正数+负数=>（正数）补码+（负数）补码=>(负数)补码 or（正数）补码

1.3 代码及运算结果

在verilog中一个简单的补码运算如下：

`timescale 1ns / 1ps
module operation();
reg[7:0] a0,b0,a1,b1;
reg[7:0] result;
initial
begin
//以有符号数来表示
assign